数字逻辑电路与系统设计（第4版）课件 第4章 常用组合逻辑功能器件.ppt

【例4.13】4选1数据选择器的Verilog描述。moduleVrmux41(A,B,C,D,S1,S0,Y);inputA,B,C,D;inputS1,S0;outputY;regY;always@(AorBorCorDorS1orS0)begincase({S1,S0})2b00:Y=A;2b01:Y=B;2b10:Y=C;2b11:Y=D;default:Y=A;endcaseendendmodule4.4.4数据选择器的Verilog描述【例4.14】总线数据选择器的Verilog代码。moduleVrbus_mux41(A,B,C,D,S1,S0,Y);??input[3:0]A,B,C,D;??inputS1,S0;??output[3:0]Y;??reg[3:0]Y;???always@(AorBorCorDorS1orS0)begin??????case({S1,S0})???????2b00:Y=A;???????2b01:Y=B;???????2b10:Y=C;???????2b11:Y=D;???????default:Y=A;????endcase??endendmodule4.5算术运算电路算术运算电路的核心为加法器.4.5.1基本加法器1.半加器(HA)仅考虑两个一位二进制数相加,而不考虑低位的进位,称为半加。ABSCΣCO半加器逻辑符号设:A、B为两个加数，S为本位的和，C为本位向高位的进位。则半加器的真值表、方程式、逻辑图如下所示ABCS000001010011110真值表S=A⊕BC=AB逻辑方程=1ABSC逻辑图2.全加器在多位数相加时,除考虑本位的两个加数外,还须考虑低位向本位的进位.例:1101加数1111加数+)11110低位向高位的进位11100和实际参加一位数相加,必须有三个量,它们是:本位加数Ai、Bi；低位向本位的进位Ci-1一位全加器的输出结果为：本位和Si；本位向高位的进位Ci全加器电路设计：AiBiCi-1CiSi0000000101010010111010001101101101011111=Ai⊕Bi⊕Ci-1Si=（AiBi+AiBi）Ci-1+（AiBi+AiBi）Ci-1=（Ai⊕Bi）Ci-1+AiBiCi=（AiBi+AiBi）Ci-1+AiBi由两个半加器实现一个全加器Ci-1Si（Ai⊕Bi）Ci-1ΣCOAiBiΣCOAi⊕BiAiBi≥1CiAiBiSiCiΣCO全加器逻辑符号Ci-1CI3.串行进位加法器当有多位数相加时,可模仿笔算,用全加器构成串行进位加法器.A3B3S3C3ΣCOCIA2B2S2C2ΣCOCIA1B1S1C1ΣCOCIA0B0S0C0ΣCOCI四位串行进位加法器串行进位加法器特点:结构简单;运算速度慢.4.5.2高速加法器(1)全并行加法器nnnm第一级门第二级门COSAB特点:速度最快，电路复杂。(2)超前进位加法器设计思想:由两个加数,首先求得各位的进位,然后再经全加器算出结果.全加