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基于FPGA的等精度数字频率计的设计

陈景波;丁旭;江维勇

【摘要】根据等精度测量的原理，利用FPGA和VerilogHDL编程设计了一种数

字频率计．FPGA程序由分频模块、计数器模块、除法器模块、显示模块组成．经

过仿真下载验证，能够实现等精度测频功能，频率测量范围为1Hz-1MHz．与传

统方法相比，该方法具有外围电路简单，设计周期短，易于修改等优

点．%Accordingtotheprincipleofequalprecisionmeasurement,adigital

frequencymeterisdesignedbasedonFPGA.Theprogramiscomposedof

frequencymodules,countermodules,dividermodule,displaymodule,

whicharewritteninVerilogHDL.Withthecertificationofhardware

emulationsystem,thecircuitcanmeetthedemandofmeasurementinthe

realityandfrequencyrangesfrom1Hzto1MHz.Comparedwithtraditional

method,thismethodhasthemeritofsimpleperipheralcircuit,short

designperiodandeasyamendment.

【期刊名称】《常熟理工学院学报》

【年(卷),期】2011(025)008

【总页数】5页(P90-93,100)

【关键词】等精度;FPGA;频率计;Verilog;HDL

【作者】陈景波;丁旭;江维勇

【作者单位】常熟理工学院电气与自动化工程学院,江苏常熟215500;常熟理工学

院电气与自动化工程学院,江苏常熟215500;常熟理工学院电气与自动化工程学院,

江苏常熟215500

【正文语种】中文

【中图分类】TP312

FPGA是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物.目前以硬

件描述语言（VerilogHDL）所完成的电路设计，可以经过简单的综合与布局，快

速地烧录至FPGA上进行测试，是现代IC设计验证技术的主流[1-3].数字频率计

在日常生活中是一种非常重要的测量仪器.在利用FPGA对等精度数字频率计的设

计中，除了对信号的放大整形电路和结果显示部分外，核心电路是采用Verilog

HDL编程，所用器件是Actel公司的FPGA芯片A3P060.在LiberoIDE环境下生

成网络表下载到FPGA中实现.整个硬件电路结构简单，系统的稳定性高，设计成

本低.

1等精度测频原理分析

图1等精度测频时序图

1.1等精度测频原理

基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低，在实用中有

较大的局限性.等精度测频方法是在直接测频方法的基础上发展起来的，它的闸门

时间不是固定的值，而是被测信号周期的整数倍，即与被测信号同步，因此，避除

了对被测信号计数所产生的±1个字误差，并且达到了在整个测试频段的等精度测

量.其测频原理如图1所示[4，5].

在测量过程中，有两个计数器分别对标准信号和被测信号同时计数.首先给出闸门

开启信号（预置闸门上升沿），此时计数器并不开始计数，而是等到被测信号的上

升沿到来时，计数器才真正开始计数.然后预置闸门关闭信号（下降沿）到时，计

数器并不立即停止计数，而是等到被测信号的上升沿到来时才结束计数，完成一次

测量过程.可以看出，实际闸门时间t与预置闸门时间t1并不严格相等，但差值不

超过被测信号的一个周期.

1.2误差分析

设在一次实际闸门时间t中计数器对被测信号的计数值为Nx，对标准信号的计数

值为Ns，标准信号的频率为fs.

则被测信号的频率为

由式（1）可知，若忽略标频fs的误差，则等精度测频可能产生的相对误差

其中fxe为被测信号频率的准确值.在测量中，由于fx计数的起停时间都是由该信

号的上升沿触发的，在闸门时间t内对fx的计数Nx无误差（t=Nx×Tx）；对fs

的计数Ns最多相差