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２００８年・０６月・下期学术・理论现代衾窨
基于ＥＤＡ技术设计数字频率计
王成
（湖南商务职业技术学院湖南长沙４１０２０５）
摘要：现代ＥＤＡ技术的基本特征是采用高级语言描述，具有系统级仿真和综合能力，而ＶＨＤＬ语言有强大的行为描述能力和多层
次的仿真模拟，程序结构规范，设计效率较高，利用ＶＨＤＬ语言和ＣＰＬＤ器件设计数字频率计，具有硬件电路简捷，体积小，设计灵活，性
能稳定的优点。
关键词：ＥＤＡＶＨＤＬ硬件描述语言数字频率计
引言生成具体的门级逻辑电路网表，下载到具体的ＣＰＬＤ器件中去。
ＥＤＡ（ＥｌｅｃｔｒｏｎｉｃＤｅｓｉｇｎＡｕｔｏｍａｔｉｏｎ）即电子设计自动化。现代本文利用ＶＨＤＬ语言和ＣＰＬＤ器件设计数字频率计，具有设计
ＥＤＡ技术的基本特征是采用高级语言描述，具有系统级仿真和综灵活，芯片体积小的特点。
合能力。以ＶＨＤＬ语言为代表的硬件描述语言具有强大的行为描
述能力和多层次的仿真模拟，程序结构规范，设计效率较高。１、数字频率计的基本设计原理
ＶＨＤＬ具有支持自顶向下（ＴｏｐｔｏＤｏｗｎ）的设计特点，在顶层进行本文的数字频率计按照计算每秒内待测信号的脉冲个数的原
系统的结构设计，在方框图一级用ＶＨＤＬ对电路的行为进行描述，并理设计，其原理框图如图１所示。
仿真和纠错，然后在系统一级进行验证，最后用逻辑综合优化工具
ｌ信号整形电路＝计数器｝＝＝锁存器｝＝＝＝爿译码驱动电路｝＝＝数Ｉ码显示
千千
｝脉冲发生器二＝爿测频控制信号发生器
图１数字频率计原理框图
工作过程：脉冲发生器输入１Ｈｚ的标准信号，经过测频控制ｃｌｅａｒ上跳沿（有效），为下次计数作准备，它滞后ｌｏｅｋ信号０．５秒。本
信号发生器２分频后产生一个脉宽为１秒的时钟信号，以此作为文设计的频率计测量范围在１０ｋＨｚ以内，测频控制信号发生器各
计数闸门信号。测量时，将被测信号通过信号整形电路，产生同频信号之间的时序关系见图２所示。
率的矩形波，输入计数器作为时钟。当计数闸门信号高电平有效
Ｃｌｋ
时，计数器开始计数，并将计数结果送入锁存器中。设置锁存器
的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪Ｔｃｓｔｅｎ
烁。最后将锁存的数值译码并在数码管上显示。Ｌｏｃｋ
２、ＶＨＤＬ的设计实现Ｃｌｅａｒ
２．Ｉ设计频率计的核心是设计一个测频控制信号发生器，产生图２测频控制信号发生器的控制时序
测量频率的控制时序。这里控制信号ｅｌｋ取为１Ｈｚ，２分频后就是计２．２在ＶＨＤＬ的实现过程中，其顶层的逻辑图如图３所示，由一
数闸门信号ｔｅｓｔｅｎ。当ｔｅｓｔｅｎ为高电平时开始计数，在ｔｅｓｔｅｎ的下降个测频控制信号发生器ＴＥＳＴＣＴＬ，４个有时钟功能的十进制计数器
沿，要产生一个锁存信号ｌｏｅｋ（它是ｔｅｓｔｅｎ取反的值，上跳沿有效）；ＣＮＴＩＯ，一个１６位锁存器ＲＥＧ１６Ｂ组成。
锁存数据后，还要在下次ｔｅｓｔｅｎ上升沿到来之前产生清零信号
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