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基于VHDL语言的十进制数字频率计设计

霍艳艳

(临沂大学物理系)

摘要：文中运用VHDL语言，采用TopToDown的方法，实现6位数字频

率计，并利用QuartusII软件集成开发环境进行编辑、综合、波形仿真，并下载

到CPLD器件中，经实际电路测试，该系统系统性能实现。

关键词：EDA；VHDL；数字频率计；波形仿真；功能仿镇；CPLD

1、引言

VHDL是超高速集成电路硬件描述语言（VeryHighSpeedIntegrated

CircuitHardwareDescriptionLanguage）的缩写，在美国国防部支持下于1985

年成功开发的一种快速设计电路的工具，是目前标准化流程最高的硬件描述语

言。IEEE（TheInstituteofElectricalandElectronicsEngineers）于1987

年将VHDL采纳为IEEE1067标准。VHDL经过20多年的发展、应用和完善，以其

强大的系统描述能力、规范的程序设计结构、灵活的语言表达风格和多层的仿真

测试手段，在电子领域受到了普遍的认同和广泛的接触。相比传统的电路系统的

设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（Topto

Down）和基于库（LibraryBased）的设计的特点，因此设计者可以不必了解硬件

结构。从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一

级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验

证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的

CPLD器件中去，从而实现可编程的专用集成电路（ASIC）的设计。

数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较

多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着

复杂可编程逻辑器件（CPLD）的广泛应用，以EDA工具作为开发手段，运用VHDL

语言。将使整个系统大大简化。提高整体的性能和可靠性。

本文用VHDL在CPLD器件上实现一种6位数字频率计测频系统，能够用十进

制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，

而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。

2、数字频率计的基本设计原理

该数字频率计的逻辑结构如图（一）所示。它由一个测频控制信号发生器

TESTCTL、6个有使能的十进制计数器CNT10、一个24位锁存器REG24B组成。下

面分别叙述该频率计各模块的功能与设计方法。‘

1）测频控制信号发生器TESTCTL设计：

频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求

TESTCTL的计数使能信号TSTEN能产生一个1S脉宽的周期信号，并对频率计的

每一计数器CNT10的ENA使能端进行同步控制。当TSTEN高电平时，允许计数；

低电平时，停止计数，并保持所计的数。在停止计数期间，首先需要一个锁存信

号LOAD的上升沿将计数器在前一秒的计数值锁存进24位锁存器REG32B中，并

由外部的7段译码器译出并稳定显示。锁存信号之后，必须有一个清零信号

CLR_CNT对计数器进行清零，为下一秒的计数操作做准备。测频控制信号发生器

的工作时序如图（二）所示。为产生这个时序图，，须首先建立一个由D触发器

构成的二分频器，在每次时钟CLK上升沿来到时其值翻转。

其中控制信号时钟CLK的频率取1HZ，而信号TSTEN的脉冲恰好为1S，

可以用作闸门信号。此时，根据测频时序要求，可得出信号LOAD和CLR_CNT

的逻辑描述。由图（二）可知，在计数完成后，即计数使能信号TSTEN在1S

的高电平后，利用其反相值的上跳沿产生一个锁存信号LOAD,0.5S后CLR_CNT

产生一个清零信号上跳沿。

高质量的测频控信号发生器的设计十分重要，设计中要对其中进行仔细的实

时仿真，以防止可能产生毛刺。

图（一）6位十进制数字频率计逻辑结构图

2）寄