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模拟?

OR

数字?

数字IC设计流程

数字IC设计流程

制定芯片的具体指标

用系统建模语言对各个模块描述

RTL设计、RTL仿真、硬件原验证

、电路综合

版图设计、物理验证、后仿真等

具体指标

•制作工艺

•速度•功能描述

•裸片面积

•功耗•接口定义

•封装

前端设计与后端设计

数字前端设计（front-end）

以生成可以布局布线的

表(Netlist)为终点。

数字后端设计（back-end

）

以生成可以可以送交foundry

进行流片的GDS2文件为终点

。

术语：

tape-out—提交最终GDS2文

件做加工；

Foundry—芯片代工厂，如

数字IC设计流程

算法模型

c/matlabcode

RTLHDL

vhdl/verilog

综工具根据基本单元库的功能-时序模型，将行

为级代码翻译成具体的电路实现结构

NETLIST

verilog

Standcell

布局布线工具根据基本单元库的时序-几何模型，

library将电路单元布局布线成为实际电路版图

LAYOUT

GDSII

对功能，时序，制造参数进行检查

TAPE-OUT

前端设计(RTLtoNetlist)

RTLCode

风格代码检查代码修改

功能仿真•RTL（RegisterTransferLevel）设计

利用硬件描述语言，如verilog，对电

路以寄存器之间的传输为基础进行描述

逻辑综约束修改•综合：

将RTL级设计中所得的程序代码翻译成

N

成功？实际电路的各种元器件以及他们之间的

连接关系，可以用一张表来表示，称为

综后仿真门级表（Netlist）。

•STA（StaticTim