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等精度频率计的设计

一、实验原理

基于传统测频原理的频率计的测量精度将随被测信号频率的下降而降低，即

测量精度随被测信号的频率的变化而变化，在实用中有较大局限性，而等精度频

率计不但具有较高的测量精度，且在整个频率区域能保持恒定的测试精度。设计

项目可达到的指标如下：

频率测试功能：测频范围0.1Hz~100Hz。测频精度：测频全域相对误差恒为

百万分之一。

脉宽测试功能：测试范围：0.1us~1s，测试精度1%~99%。

占空比测试功能：测试（显示）精度1%~99%。

相位测试功能：测试范围0~360度，测试精度0.2度。

主系统组成

等精度频率计的主系统由六个部分组成：

信号整形电路。用于对待测信号进行放大和整形，以便作为PLD器件的输入

信号。

测频电路。是测频的核心模块，可以由FPGA器件担任。

100MHz的标准频率信号源（可通过PLL倍频所得）进入FPGA.。

单片机电路模块。用于控制FPGA的测频操作和读取测频数据，并作出相应

数据处理。安排单片机的P0口读取测试数据，P2口向FPGA发控制命令。

键盘模块。可以用5个键执行测试控制，一个是复位键，其余是命令键。

数码显示模块。可以用7个数码管显示测试结果，最高可表示百万分之一的

精度。考虑到提高单片机IO口的利用率，降低编程复杂性，提高单片机的计算

速度以及降低数码显示器对主系统的干扰，可以采用串行静态显示或液晶显示方

式。

主系统组成测频原理

等精度测频原理为：“预置门控信号”CL由单片机发出，可以证明，在1秒

至0.1秒间的选择范围内，CL的时间宽度对测频精度几乎没有影响，在此设其

宽度为T。BZH和TF模块是两个可控的32位高速计数器，BENA和ENA分别是

p

它们的计算允许信号端，高电平有效。标准频率信号从BZH的时钟输入端BCLK

输入，设其频率为F；经整形后的被测信号从与BZH相似的32位计数器TF的

s

时钟输入端TCLK输入，设其真实频率值为F，被测频率为F。等精度测频原

xex

理说明如下：

测频开始前，首先发出一个清零信号CLR，使两个计数器和D触发器置0，

同时D触发器通过信号ENA，禁止两个计数器技术。这是一个初始化操作。

然后由单片机发出允许测频命令，即令预置门控信号CL为高电平，这时D

触发器要一直等到被测信号的上升沿通过时Q端子才被置1（即令START为高电

平），与此同时，将同时启动计数器BHZ和TF，进入图b所示的“计数允许周期”。

在此期间，BHT和TF分别对被测信号（频率为）和标准频率信号（频率为）

FF

xs

同时计数。当T秒后，预制门信号被单片机置为低电平，但此时两个计数器并

p

没有停止计数，一直等到随后而至的被测信号的上升沿到来时，才通过D触发器

将这两个计数器同时关闭。由图b可见，CL的宽度和发生的时间都不会影响计

数使能信号（START）允许计数的周期总是恰好等于待测信号TCLK的完整周期数

这样一个事实，这正是确保TCLK在任何频率条件下都能保持恒定精度的关键。

而且，CL宽度的改变以及随机的出现时间造成的误差最多只有BCLK信号的一个

时钟周期，如果BCLK由精度稳定的晶体振荡器（100MHz）发出，则任何时刻的

绝对测量误差只有10ns。

设在一次预置门时间T中对被测信号的计数值为N，对标准频率信号的计

px

数值为N，则下式成立：

s

F/NF/N

xxss

不难得到测