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可编程器件及数字系统设计
实习报告
学院：仪器科学与电气工程
专业：电气工程及其自动化
姓名：皇甫幼朋
学号：
实习地点：吉林大学朝阳校区地质宫416
实习时间：2010-08-16——2010-08-26
指导教师：张怀柱、李春生
一、基本逻辑设计及调试
1、7段译码器；（数码管，DIP拨码开关）
2、BCD码加法器；（数码管，DIP拨码开关）
3、计数（分频）器；（数码管）
4、按键去抖
5、抢答器
1.七段译码器
一、实验目的
1、学习基于VHDL语言设计组合逻辑。
2、学习VHDL语言的编程规范，初步养成良好的编程习惯。
二、实验平台
微机一台（WindowsXP系统、安装QuartusⅡ等相关软件）、CPLD学习板一块、
5V电源线一个、下载线一条。
三、设计要求
设计一个7段数码管显示译码器，并用4位拨码开关和数码管验证其功能。
四、设计提示
1.设计方案
显示译码器是一种比较常用的组合逻辑模块，可以通过多种方式来实现。
方法一：采用经典设计方法，用基本门电路设计实现；
方法二：调用现成的74系列功能模块（如7447）实现；
方法三：基于VHDL语言设计实现。
2．硬件连接图
为了共用外围器件，可以采用4位拨码开关和1个4位共阳数码管（后面的实
验会用到）来验证设计，硬件连线图如下。
3.软件设计
（1）VHDL源程序
建立工程，输入以下源文件：
文件名：Seg7.vhd
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_arith.all;
useieee.std_logic_unsigned.all;
entityseg7is
port(
swd:instd_logic_vector(3downto0);
seg:outstd_logic_vector(7downto0));
endseg7;
architecturebehaveofseg7is
begin
process(swd)
begin
caseswdis
when0000=seg
when0001=seg
when0010=seg
when0011=seg
when0100=seg
when0101=seg
when0110=seg
when0111=seg
when1000=seg
when1001=seg
when1010=seg
when1011=seg
when1100=seg
when1101=seg
when1110=seg
when1111=seg
whenot
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