在FPGA上用VHDL实现数字频率计 实验报告 .pdfVIP

数字系统设计实验报告

一、设计要求:

1、（1）频率测量范围10Hz~1MHz

（2）量程自动转换，量程分为10KHz(1s)、100KHz(0.1s)、1MHz(10ms)三档。转换

规则如下：

当读数大于9999时，频率计处于超量程状态，下一次测量时，量程自动增大一档；当读

数小于0999时，频率计处于欠量程状态，下一次测量时，量程自动减小一档

（3）数据采用记忆显示方式，即计数过程中不显示数据，待计数过程结束以后，显示计数

结果，并将此显示结果保持到下一次计数结束。

（4）用发光二极管显示量程

二、方案选则

1测量原理：当预置门控信号为高电平时，启动计数器，被测信号(频率为fx)计数

当预置门控信号为低电平时，关闭计数器

设在一次预置门控时间Tg内对被测信号计数值为Nx，则

fx＝Nx／Tg

2具体方案：本设计中将2MHz的时钟分三次频，分别作为防抖电路的周期信号、显示模

块片选信号、计数及锁存模块闸门信号。防抖电路滤去窄波，显示模块用模4计数器来分别

输出四位测量结果。计数器通过在0.1s内对输入信号的高电平（发生期）进行计数来得出结

果，并且为了达到换挡目的，测量时计六位数，通过结果选择档位进行输出。

二、原理图

三、总体电路图

四、流程图

五、设计清单

1、防抖电路

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_ARITH.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYdebounceIS

PORT(key,cp:INSTD_LOGIC;--复位键

imp:OUTSTD_LOGIC);--去掉窄波后输出

ENDdebounce;

ARCHITECTUREbaseOFdebounceIS

SIGNALql,q2:STD_LOGIC;

BEGIN

PROCESS(cp)

BEGIN

IFcpeventANDcp=1THEN

q2=ql;ql=key;

ENDIF;

ENDPROCESS;

imp=qlANDNOTq2;

ENDbase;

时序仿真波形：

2、分频电路

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_SIGNED.ALL;

ENTITYdividefre4IS

PORT(cp_2m:INSTD_LOGIC;--2MHz

cpl:OUTSTD_LOGIC;--200Hz

cp2:OUTSTD_LOGIC;--25Hz

cp3:OUTSTD_LOGIC);--5Hz

ENDdividefre4;

ARCHITECTUREbehaviorOFdividefre4IS

SIGNALtout:INTEGERRANGE0TO4999;--5000分频

SIGNALtoutl:INTEGERRANGE0TO7;--8分频

SIGNALtout2:INTEGERRANGE0TO39;--40分频

SIGNALcp_1:STD_LOGIC;

SIGNALcp_2:STD_LOGIC;

SIGNALcp_3:STD_LOGIC;

SIGNALcp:STD_LOGIC;

BEGIN

PROCESS(cp_2m)–分出400Hz时钟

BEGIN

IF(cp_2meventANDcp_2m=1)THEN

IFtout=4999THEN

tout=0;

ELSEtout=tout+1;

ENDIF;

IFtout=2499THEN

cp=0;

ELSEcp=1;