频率发生器 _原创文档.pdf

一、实验目的

1、了解等精度测频的方法和原理。

2、掌握如何在FPGA内部设计多种功能模块。

3、掌握VHDL在测量模块设计方面的技巧。

二、实验原理

所谓频率就是周期性信号在单位时间（1s）内变化的次数。若在一定时间间隔T（也

称闸门时间）内测得这个周期性信号的重复变化次数为N，则其频率可表示为

f＝N/T

由上面的表示式可以看到，若时间间隔T取1s，则f＝N。由于闸门的起始和结束的时刻

对于信号来说是随机的，将会有一个脉冲周期的量化误差。进一步分析测量准确度：设待

测信号脉冲周期为Tx，频率为Fx，当测量时间为T=1s时，测量准确度为δ=Tx/T=1/Fx。

由此可知这种直接测频法的测量准确度与被测信号的频率有关，当待测信号频率较高时，

测量准确度也较高，反之测量准确度较低。因此，这种直接测频法只适合测量频率较高的

信号，不能满足在整个测量频段内的测量精度保持不变的要求。若要得到在整个测量频段

内的测量精度保持不变的要求，应该考虑待精度频率测量等其它方法。

等精度频率测频的实现方法，可以用图7-1所示的框图来实现。

图7-1等精度测频实现框图

所谓等精度是指该频率计在所测量的整个频段内部，均可实现相同精度的测量，即测

量精度与频率无关。图中预置门信号通常为1s。其内部包括一个同步门电路，用来实现

被测频标与被测频率的同步，提高测量精度，减少基本误差。该部分与清零脉冲协调工作

用来控制两个计数器的启动脉冲。计数器1和计数器2分别用来给频标和被测数字脉冲计

数，设在同步门控制结束时计数器1计数N1，计数器2计数N2，假设频标频率为F1，被

测频率位Fx，则可写出公式：

Fx/N2=F1/N1；…（1）

Fx＝（F1/N1）*N2……………（2）

由公式可以看出，测量精度与预置门时间无关，主要由F1的频率稳定度来确定，所

以为了提高测量精度，主要是提高频标的频率稳定度，换句话说，测量精度基本上近似于

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频标的稳定度，若频标的稳定度位10，则测量误差边可达到10。在该电路中，为了

确保频标计数与被测频率完全同步（即被测频率的上升沿开始计数，1s以后，被测频率

的下跳沿停止计数），同步门必须由被测信号来控制，设计方法多种多样，可由学生独立

完成。

本实验采用直接测频法进行频率测量。闸门时间固定为1s，闸门信号是一个0.5Hz的

方波，在闸门有效（高电平）期间，对输入的脉冲进行计数，在闸门信号的下降沿时刻，

所存当前的计数值，并且清零所有的频率计数器。由于闸门时间是1s（0.5Hz方波），所

以显示的频率是1s钟更新一次，且显示的内容是闸门下降沿时锁存的值。

因为闸门时间我们设定为1s，所以这种频率计仅能测出频率大于或者等于1Hz的情

况，且频率越高，精度也越高。实际应用中，频率计的闸门时间是个可变量，当频率小于

1Hz是，闸门时间就要适当放大。采用一个标准的时钟，在单位时间内如：0.1秒对被测

信号的脉冲进行计数，即为信号的频率。

在设计频率计的时候，八个七段码管最多可以显示99,999,999Hz，因此在设计时候用

八个4位二进制码（BCD码）来表示，另外还必须有同样的八个4位二进制码来对输入的

频率进行计数，在闸门下降沿的时候，将后者的值锁存到寄存器中。其信号的时序关系如

下图7-2所示：

图7-2控制信号时序关系

三、实验内容

本实验要完成的任务就是设计一个频率计，系统时钟选择核心板上的50M的时钟，

闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率

进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示

每过2秒刷新一次。被测频率通过一个拨动开关来选择