集成电路CAD实验报告 .pdfVIP

集成电路CAD实验报告

集成电路CAD实验报告

姓名：席悦学号：2120503018班级：微电子31班

一、实验目的：

通过设计一个简单的缓冲器的原理图到最终的版图，对Cadence

的Composer，AnalogDesignEnvironment，Virtuoso，Assura等

各大功能模块逐一了解，使学生掌握模拟集成电路设计的总体流程，

为日后的学习、工作打下坚实的基础。

二、实验项目：

1.缓冲器的设计：

在配置好Cadence之后，进入Cadence的CIW界面。

为设计一个完整的缓冲器，首先需要设计一个反相器。利用

Cadence的电路编辑工具Composer-Schematic绘制如下图所示的

inverter电路：

之后利用此inverterSchematic构建如下图所示的inverter

Symbol：

我们知道，一个Buffer是由两个Inverter组成，利用前边构建

InverterSchematic的方法，画出缓冲器Buffer的电路原理图：

其中的反相器直接调用之前做好的Inverter的Symbol。同样的，

利用此缓冲器的原理图生成相应的缓冲器Symbol图：

之后构建仿真电路，对所设计的Buffer电路进行电路仿真

（ADE）。仿真电路图如下：

在仿真过程中，我们分别采用tt，ss，ff工艺角进行仿真，得到了

如下的波形图和仿真数据：

①tt工艺角：

其相应数据参数为：

Marker,/I5/V1,/OUT,/IN

M0:Y,900mV,900mV,900mV

x[0],111.36ps,778.31ps,50ps

x[1],5.1063ns,5.9952ns,5.05ns

②ss工艺角：

其相应数据参数为：

Marker,/I5/V1,/OUT,/IN

M0:Y,900mV,900mV,900mV

x[0],121.55ps,927.99ps,50ps

x[1],5.1155ns,6.1676ns,5.05ns

③ff工艺角：

其相应数据参数为：

Marker,/I5/V1,/OUT,/IN

M0:Y,900mV,900mV,900mV

x[0],103.43ps,653.72ps,50ps

x[1],5.0984ns,5.8613ns,5.05ns

④分析总结：

通过对不同工艺角的仿真，可以清晰的看到ss的上升延迟和下降

延迟时间最长，而ff的上升延迟和下降延迟最短，而tt工艺角是上升

延迟和下降延迟的典型值。

仿真结束之后，利用Cadence的Virtuoso工具，进行Buffer缓

冲器的Layout版图绘制。其中，Buffer的第一级inverter反相器采用

常规的栅结构，而第二级inverter反相器采用栅插指结构，分别绘制

两个inverter反相器的版图，然后将其进行连接构成所需要的Buffer

反相器。最终的版图如下：

版图绘制完成之后，需要对其进行一系列的检查，以确保其符合

版图设计规则并与所设计的电路原理图所相对应。即进行DRC设计规

则检查和LVS版图和原理图一致性检验。经过一系列调试修改之后，

所得版图与电路原理图通过LVS和DRC检验。

之后对版图的寄生参数进行提取，即进行AssuraRCX，得到如下

图的RCX结果：

最后，利用Cadence的层次化工具Hierarchy来管理所做的设计，

并对比寄生参数提取前后的结果。

①不带寄生参数的原理图仿真：

其相应数据参数为：

Marker,/I5/V1,/OUT,/IN

M0:Y,900mV,900mV,900mV

x[0],111.36ps,778.31ps,50ps

x[1],5.1063ns,5.9952ns,5.05ns

②带寄生参数的原理图仿真：

其相应数据参数为：

Marker,/I5/V1,/OUT,/IN