ALLEGRO约束设置 _原创精品文档.pdfVIP

ALLEGRO约束设置--第1页

精品文档

ALLEGRO约束规则设置介绍

目录：

第一部分：差分对的约束设置.1

第二部分：非差分信号约束设置.8

第三部分：区域约束设置.11

第四部分：XNet等长设置12

本文所有操作与设置均在AllegroPCBeditor15.5环境中进行。

第一部分：差分对的约束设置

下面我们将通过对LVDS差分对信号的约束设置分步骤的讲解各个设置过程，其约束条件如

下表：

信号名称板层线宽差分对P/N信号差分对内布线最大差差分对间布线

（mil）最小线距（mil）值（mil）最大差值（mil）

LVDSTOP/BOM5775200

步骤1：全局约束设置。在PCBeditor界面下，点击“Setup→Constraints”或点击图

标打开“ConstraintsSys”窗口，将出现下图所示窗口。点击“Setstandardvalues”，

弹出“Defaultvaluesform”界面，在此可设置默认值，且窗口中所有设置值各自分属于

spacingrule和Physicalrule中名为“Default”的约束集。此处我们取默认值。

图1

.

ALLEGRO约束设置--第1页

ALLEGRO约束设置--第2页

精品文档

下面步骤2-步骤4为Physical（Line/vias）rule物理特性（线宽和过孔）约束设置过程

步骤2：线宽约束设置。点击“Physical（Line/vias）ruleset→setvalues”，在

出现的窗口上方空白处填入新约束名称，如“LVDS_SIG”，然后点击“ADD”，新的约束就

产生了。如果需要设置这是某一层的约束，还要在“subclass”中选择相应的层面。接下来

就在相应栏填入需要的值。如下图所示：

图2

如果还有其它信号的线宽要求，请重复上述步骤。

Minlinewidth：最小线宽

Maxlinewidth：最大线宽，填0=∞

Minneckwidth：Neck模式最小线宽

Maxnecklength：Neck模式最大走线长度

DiffPairprimarygap：首选差分间距（单端线可不填）

DiffPairneckgap：Neck模式差分间距（单端线可不填）

过孔规格在“Vialistproperty”中设定，一般设定在默认约束规则下。在左侧数据

库可用via列表中点击所需规格钻孔，右侧“Currentvialist”就会显示选中钻孔，