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0.18umCMOS反相器的设计与仿真

2016311030103吴昊

一.实验目的

在SMIC0.18umCMOSmix-signal环境下设计一个反相器，

使其tpHL二tpLH,并且tp越小越好。利用这个反相器驱动2pf电容,

观察tp。以这个反相器为最小单元，驱动6pf电容，总延迟越小越好。制作

版图，后仿真，提取参数。

二.实验原理

1•反相器特性

1、输出高低电平为VDD和GND电压摆幅等于电源电压；

2、逻辑电平与器件尺寸无关；

3、稳态是总存在输出到电源或者地通路；

4、输入阻抗高；

5、稳态时电源和地没通路；

2•开关阈值电压Vm和噪声容限

Vm的值取决于kp/kn

W

L

k=-

所以P管和N管的宽长比值不同，Vm的值不同。增加P管宽度使

Vm移向Vdd，增加N管宽度使Vm移向GNB当Vm=1/2Vdd时,得到最

大噪声容限。

PMOS部分的尺寸要比NMOS大，计算结果

是3.5倍，实际设计中一般是2~2.5倍。

3•反向器传播延迟优化

1、使电容最小（负载电容、自载电容、连线电容）

漏端扩散区的面积应尽可能小

1Cgs

输入电容要考虑：（）随栅压而变化

2

（）密勒效应

3

（）自举电路

2、使晶体管的等效导通电阻（输出电阻）较小：

加大晶体管的尺寸（驱动能力）

但这同时加大自载电容和负载电容（下一级晶体管的输入电容）

3、提咼电源电压

提高电源电压可以降低延时，即可用功耗换取性能。但超过一定程度

•2Vt

后改善有限。电压过高会引起可靠性问题当电源电压超过以后作用不明

显.

4、对称性设计要求

Wp/Wnp/utpHL

令二卩卩可得到相等的上升延时和下降延时，即

二tpLH。仿真结果表明：当P,N管尺寸比为1.9时，延时最小，在2.4时

为上升和下降延时相等。

4•反相器驱动能力考虑

1•单个反相器驱动固定负载

S）

tp=0.69切0（1+Ce.xt/Cif-

re

tp0S

为反相器的本征延迟，是反向尺寸与参照反相器尺寸的比

值。tp0与门的尺寸大小无关而仅与工艺及版图有关。

S很大时（大于

等于10）使反相器延迟趋于本征延迟，因此继续加大尺寸不会有什么改善

而只会显著增加面积。、

2•反相器驱动大负载电容（反相器链）

给定负载CL，给定输入电容Cin时，可由公式