基于FPGA的数字频率计代码.pdfVIP

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--功能：频率计。具有4位显示，能自动根据7位十进制计数的结果，自动选择

有效数据的

--高4位进展动态显示。小数点表示是千位，即KHz。

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitypljis

port(start:instd_logic;--复位信号

clk:instd_logic;--系统时钟

clk1:instd_logic;--被测信号

yy1:outstd_logic_vector(7downto0);--八段码

w1:outstd_logic_vector(3downto0));--数码管位选信号

endplj;

architecturebehavofPLjis

signalb1,b2,b3,b4,b5,b6,b7:std_logic_vector(3downto0);--十进制计

数器

signalbcd:std_logic_vector(3downto0);--BCD码存放器

signalq:integerrange0to--秒分频系数

signalqq:integerrange0to499999;--动态扫描分

频系数

signalen,bclk:std_logic;--使能信号，有效

被测信号

signalsss:std_logic_vector(3downto0);--小数点

signalbcd0,bcd1,bcd2,bcd3:std_logic_vector(3downto0);

--存放7位十位计数器中有效的高4位数据

begin

second:process(clk)--此进程产生一个持续时间为一

秒的的闸门信号

begin

ifstart=1thenq=0;

elsifclkeventandclk=1then

ifthenq=q+1;

elseq

endif;

endif;

ifandstart=0thenen=1;

elseen=0;

endif;

endprocess;

and2:process(en,clk1)--此进程得到7位十进制计数器

的计数脉冲

begin

-

bclk=clk1anden;

endprocess;

:process(start,bclk)--此进程完成对被测信号计脉冲数

begin

ifstart=1then--复位

elsifbclkeventandbclk=1then

ififthenthen此IF语句完成个

位十进制计数

ififthenthen此IF语句完成百

位十进制计数