数字定时控制器整理版概论 .pdfVIP

电子技术课程设计报告

数字定时控制器

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一、设计要求

1.设计一个具有数字钟功能的数字定时控制器；

2.计时显示范围要求自00时00分00秒到23时59分59秒；

3.具有校时功能，可对小时、分、秒分别进行校准；

4.要求预选时刻到达时被控对象连续响10秒，蜂鸣器在10秒内断续鸣叫5次，

即响1秒停1秒。

二、设计目的

电子技术课程设计是继数字电子技术基础和模拟电子技术基础理论课、实验

课之后的重要的理论和实践综合设计环节。它的任务是在学生掌握和具备电子技

术基础知识和单元电路的设计能力之后，进一步学习电子电路系统的设计方法和

实验方法，进一步掌握EDA仿真设计工具，着重培养学生独立分析问题和解决问

题的能力；为以后从事电子系统设计和开发应用打好基础。

三、设计方案

系统框图如图3-1所示

显示

秒脉冲

计时电路

发生器

时间预选输出

校时被控对象

矩阵控制

图3-1数字定时控制器系统框图

1.秒脉冲发生器

方案一：采用555定时器，直接与计算数值的电容、电阻等组合，搭接出一

个秒脉冲发生电路。此方案的优点是接线方便，只需要一块芯片即可产生秒脉冲，

电容、电阻等其他器件使用也较少；缺点是产生的秒脉冲具有较大的误差，无法

用来给数字时钟进行相对精确的计时。

方案二：使用32.768KHz的晶振作为基础脉冲发生器，再通过CD4060芯片

进行14分频产生2Hz的脉冲，并进一步进行二分频，最终得到1Hz的脉冲，即

所需的秒脉冲。此方案的优点是产生的秒脉冲很精确，能够使数字时钟进行精确

的计时；缺点是使用的芯片较多，接线相对复杂。

经过上述分析，虽然方案一中的电路设计相对简单，对于一个接线复杂的系

统，可以带来一定程度的便利，但本设计对于设计的计时精度有较为高的要求，

所以最终选取计时精度相对较高的方案二来设计秒脉冲发生器。设计电路如图

3-2所示。

图3-2秒脉冲发生器电路图

2.计时电路

方案一：采用74LS160的同步十进制计数器芯片首尾相连来搭接时、分、秒

计时器。此方案的优点是接线相对简单，且逻辑关系也更为明显，74LS160芯片

自带进位输出端口ᵄ，可以直接引出作为下一片的时序脉冲信号，且工作时ᵄ、

cc1

ᵄ、~LD恒接高电平，只需控制~CR端口。

2

方案二：采用74LS90的二-五-十进制计数器首尾相连来搭接计时电路。此

方案的优点是其具有5421码的计数方法，可以很好的进行四舍五入的计数，避

免暂停带来的误差；缺点是连线相对复杂不少，尤其是芯片的4个输出端分居芯

片两端，与数码管的连线也变得更为复杂。

经过上述分析，虽然方案二中的74LS90芯片可以进行四舍五入的计数，但

该芯片带来的接线复杂程度是显而易见的，在一个繁杂的电路中，在保证一定精

度的情况下，还是优先选择接线更为简单的方案一。设计电路如图3-3所示。

图3-3计时电路图

3.校时电路

方案一：采用多开关和多个单脉冲发生电路来搭接电路，其中开光来控制电

路的清零、运行和停止（进行校时），多个单脉冲发生电路分别产生对时、分、

秒的进位脉冲校时信号。此方案的优点是思路较为清晰，逻辑较于简单，便于连

线的正确性；缺点是使用的开关数量太多，并不符合实际