EDA应用技术 第2版 课件 02_VHDL程序的平行语句课件.ppt

电子工业出版社《EDA应用技术(第2版)》编制王真富VHDL是硬件描述语言，其描述语句包括顺序语句与并行语句，并行语句最能体现VHDL作为硬件设计语言的特点。各种并行语句在结构体中是同时并发执行的，其执行顺序与书写的顺序无关。结构体中常见的并行语句有简单信号赋值语句、条件信号选择语句、进程语句。项目4VHDL程序的平行语句1.简单信号赋值语句简单信号赋值语句，在进程内部使用时属于顺序语句，但是，在进程外的结构体中使用时属于并行语句。简单信号赋值语句的使用格式: 信号=表达式；简单信号赋值语句由4部分组成：左操作数信号、赋值操作符“=”、表达式和分号“；”；左操作数必须是信号，不能是输入端口信号；表达式可以是算术表达式，也可以是逻辑表达式，还可以是关系表达式，但表达式中不能含有输出端口信号；目标信号与信号的赋值源必须长度一致、类型一致。项目4VHDL程序的平行语句2．条件信号选择语句条件信号选择语句的作用是根据指定的条件表达式的多种可能进行相应的赋值。条件信号选择语句有when/else与with/select/when两种形式。（1）when/else条件信号选择语句格式：信号=表达式1when赋值条件1else表达式2when赋值条件2else … 表达式nwhen赋值条件nelse表达式n+1；项目4VHDL程序的平行语句【例4.1】when/else条件信号选择语句应用项目4VHDL程序的平行语句例4.1程序实现了条件选择的逻辑功能。当sel=00时，输出q的波形与i0一样；当sel=01时，输出q的波形与i1一样；当sel=10时，输出q的波形与i2一样；当sel=11时，输出q的波形与i3一样。libraryieee;useieee.std_logic_1164.all;entityuseselectisport(sel:instd_logic_vector(1downto0);i0,i1,i2,i3:instd_logic;q:outstd_logic);enduseselect;architecturebehaveofuseselectisbeginq=i0whensel=00else--注意else后没有分号i1whensel=01elsei2whensel=10elsei3;endbehave;（2）with/select/when条件信号选择语句with/select/when条件信号选择语句，也是根据分支条件选择相应的表达式对目标信号进行赋值。但with/select/when条件信号选择语句的分支不能有重复，必须是唯一的，也不允许有条件覆盖不全的情况。选择信号赋值语句的使用格式为：with表达式select信号=表达式1when条件1，表达式2when条件2，…表达式nwhen条件n,表达式n+1whenothers;项目4VHDL程序的平行语句【例4.2】with/select/when条件信号选择语句应用项目4VHDL程序的平行语句例4.2程序实现了条件选择的逻辑功能。当sel=00时，输出q的波形与i0一样；当sel=01时，输出q的波形与i1一样；当sel=10时，输出q的波形与i2一样；当sel=11时，输出q的波形与i3一样。libraryieee;useieee.std_logic_1164.all;entityuseselectisport(sel:instd_logic_vector(1downto0);i0,i1,i2,i3:instd_logic;q:outstd_logic);enduseselect;architecturebehaveofuseselectisbeginwithselselectq=i0when00,--注意此处是逗号不是分号i1when01,i2when10,i3when