杨博立_基于QUARTUS II原理图设计的多功能数字时钟_Password_Removed.docx

重庆邮电大学数字电路与逻辑设计

装

装订线

学生实验实习报告册

学年学期：2022-2023学年春o秋学期 课程名称：数字电路与逻辑设计实验B 实验项目：基于FPGA的数字电子钟的设计与实现 学院和专业：

班级：

姓名：

学号：

序号：

指导教师：黄沛昱老师

重庆邮电大学教务处制

2023-06-15【1】

重庆邮电大学数字电路与逻辑设计

2023-06-15【2】

1.系统顶层模块设计

（1）系统功能总述

此系统为基于QuartusII的RTL数字时钟设计，大体功能有四个：1.自动计时功能，可实现“周-小时-分钟-秒数”八段数码管显示。2.手动校时功能，可通过KEY7,KEY6,KEY5,KEY4按键分别对“周-小时-分钟-秒数”相应的计数值实现自加。3.秒表功能，可用过KEY3控制计数值的开始与停止，KEY2实现计数值的清零。4.开关控制蜂鸣器功能,可通过SW4,SW3,SW2三个开关实现蜂鸣器以不同频率鸣叫，从而产生不同的音调。

（2）系统总体架构框图

图1.1系统总体架构示意图

（3）基于框图的顶层模块封装（时钟与电子琴分开展示）

图1.2系统顶层模块电路图设计（数字时钟部分）

（4）系统模块状态演示与控制

模块

按键/开关

状态

功能

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2023-06-15【3】

时钟加速频率选择模块

SW1SW0

2b00

输出1Hz

2b01

输出500Hz

2b10

输出1KHz

2b11

输出5KHz

系统清零模块

key1

1b1

清零

手动校时模块

SW7

1b1

开启校时模式

1b0

关闭校时模式

key7

1b1

校秒

key6

1b1

校分

key5

1b1

校时

key4

1b1

校周

秒表模式

SW5

1b1

开启秒表模式

1b0

关闭秒表模式

按键控制蜂鸣器

SW4SW3SW2

3b000

关闭模式

3b001

输出400Hz

3b010

输出800Hz

3b011

输出1KHz

3b100

输出2KHz

3b101

输出4KHz

3b110

输出5KHz

3b111

输出10KHz

表1.1系统模块状态演示与控制表

2.分频模块电路设计及仿真

（1）模块功能

受限于FPGA系统主频50MHz，为使其应用于数字时钟，进行时钟分频时十分必要的。首先，需要针对于现实时钟，系统需要输出1Hz频率。其次，为了短时间验证系统功能的完整性，需要多个其他频率对系统时钟进行“加速”，所以还需要输出100Hz，500Hz,1KHz,5KHz。除去加速外，这些频率也可应用于按键消抖，蜂鸣器等模块或功能，以实现其相应的功能。

（2）设计思路

系统输出频率确定后，首先，设计系统信号路径为50M时钟---M100分频模块---M100分频模块---5分频---2分频---5分频---M100分频模块。，需要的模块有M100分频和M2,M5分频，但是因为74390位“两路二-五二进制计数器”，所以可以用一片74390实现中间的一些简单的分频。

实现m100计数器，电路图如下，由一片74390的两路M10计数器级联而成。单个通道的分频来自于“二-五二进制组成的10倍分频”，电路图如下：

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2023-06-15【4】

图2.1M100分频模块总体电路图设计

（3）设计结果

图2.2分频模块总体电路图设计

（4）测试结果

图2.3系统分频模块50MHz~500Hz波形验证仿真图

图2.3