2021年可编程逻辑器件设计实验报告.doc

可编程逻辑器件设计试验汇报

试验名称:QuartusII基础试验

试验目:使用QuartusII设计并完成一个简单逻辑电路

试验时间:地点:803试验室

学生姓名:赵佳梦学号:117282

试验名称:使用QuartusII设计并完成一个简单逻辑电路

1、试验步骤

（1）创建工程

（2）创建文件

装订

装订线

（4）观察RTL视图

（5）仿真

2、VerilogHDL代码

采取原理图输入

3、RTL视图

4、仿真结果

可编程逻辑器件设计试验汇报

试验名称:第二部分:VerilogHDL基础试验

试验目:掌握QuartusII软件基础使用方法,完成基础时序电路设计

试验时间:地点:803试验室

学生姓名:赵佳梦学号:117282

试验名称:简单D触发器

1、试验步骤

（1）创建工程

（2）创建文件

（3）编译工程

装订线（4）观察

装订线

（5）仿真

2、VerilogHDL代码

module_DFF(clk,d,q);inputclk,d;

outputq;regq;

always@(posedgeclk)begin

q=d;end

endmodule

3、RTL视图

q~reg0

d

dclk

DQq

ENA

CLR

4、仿真结果

可编程逻辑器件设计试验汇报

试验名称:第二部分:VerilogHDL基础试验

试验目:掌握QuartusII软件基础使用方法,完成基础时序电路设计

试验时间:地点:803试验室

学生姓名:赵佳梦学号:117282

试验名称:同时置数D触发器

1、试验步骤

创建工程、创建文件、编译工程、观察RTL视图、仿真

2、VerilogHDL代码

moduleCFQ(clk,d,load,q);inputclk,d,load;

装订线outputq;

装订线

always@(posedgeclk)

begin

if(!load)q=1;

else

q=d;

end

endmodule

3、RTL视图

q~reg0PREDQ101

q~reg0

PRE

DQ

10

1

q~0

q

ENA

CLR

4、仿真结果

可编程逻辑器件设计试验汇报

试验名称:第二部分:VerilogHDL基础试验

试验目:掌握QuartusII软件基础使用方法,完成基础时序电路设计

试验时间:

地点:803试验室

学生姓名:

赵佳梦

学号:117282

试验名称:同时置数异步清零D触发器

1、试验步骤

创建工程、创建文件、编译工程、观察RTL视图、仿真

2、VerilogHDL代码

module_DFf(clk,d,load,rest,q);inputclk,d,load,rest;

装订线outputq;

装订线

always@(posedgeclkornegedgerest)begi