数字电路（第4版） 课件 第9章 现代数字系统设计基础.ppt

modulediv6(div6,clk);inputclk;outputdiv6; //输出6分频regdiv6;reg[2:0]cnt;always@(posedgeclk)//时钟上升沿到来beginif(cnt==3’b101)begindiv6=1;cnt=0;endelsebegindiv6=0;cnt=cnt+1;endendendmodule6.分频器

（4）奇数分频器奇数分频器是指分频系数为N=2n+1（n=1,2,…）。如果输入信号的频率为f，则分频器输出信号频率为f/(2n+1)。下面介绍两种奇数分频器的设计方法。占空比不是1：1的奇数分频器与占空比不是1：1的偶数分频器设计方法相同，均是通过对计数器的控制来实现。下面以一个分频系数为7、占空比为1：6的奇数分频器为例，介绍此类分频器的设计方法。占空比不是1：1的奇数分频器6.分频器

（4）奇数分频器modulediv7(div7,clk);outputdiv7;inputclk;regdiv7;reg[2:0]cnt;always@(posedgeclk)6.分频器

beginif(cnt==6)begindiv7=1;cnt=0;endelsebegincnt=cnt+1;div7=0;endendendmodule（4）奇数分频器占空比为1：1的奇数分频器占空比为1：1的奇数分频器的实现方法是：设计两个计数器，一个计数器采用时钟的上升沿触发，另一个计数器采用时钟的下降沿触发，两个计数器的模与分频系数相同，然后根据这两个计数器的并行信号输出来决定两个相应的电平控制信号，最后对两个电平控制信号进行相应的逻辑运算即可完成分频信号输出。6.分频器

modulediv5(div5,clk);outputdiv5;inputclk;reg[2:0]cnt1,cnt2;regclk_temp1,clk_temp2;?assigndiv5=clk_temp1|clk_temp2;always@(posedgeclk)6.分频器

always@(posedgeclk)beginif(cnt1==3b100)begincnt1=3b000;endelsebegincnt1=cnt1+1;endif(cnt1==3b000)beginclk_temp1=1;endif(cnt1==3b010)beginclk_temp1=0;endendalways@(negedgeclk)beginif(cnt2==3b100)begincnt2=3b000;endelsebegincnt2=cnt2+1;endif(cnt2==3b000)beginclk_temp2=1;endif(cnt2==3b010)beginclk_temp2=0;endendendmodule6.分频器

1.什么是数字系统数字系统是包括输入、处理、输出，能够独立运行，实现特定功能的电路。9.4概述2.数字系统的两种设计方法方法一：传统设计方法（手工设计方法、自底向上设计方法）采用标准集成电路实现。设计者+纸+笔。一般凭借设计者的经验。电路可以精妙简单，电路结构固定，难更改，可读性差。9.4概述采用手工设计的4位数字频率计9.4概述方法二：现代设计方法（EDA设计方法、自顶向下设计方法）9.4概述设计者EDA工具CPLD/FPGAVHDL/Verilog设计者从整个系统逻辑出发，进行最上层的系统设计，而后按一定的原则将全局系统分成若干子系统，逐级向下，再将每个子系统分为若干个功能模块、子模块、基本模块。9.4概述何为“顶”？系统的功能。何为“底”？最基本的电路模块、元器件、甚至是版图。设计流程9.4概述9.4.14位数字频率计设计设计一4位数字频率计，测量范围为0～9999Hz，原理框图如图所示。8Hz的基准时钟由外部晶体振荡器提供，被测信号为标准的方波信号。1.设计题目频率就是周期性信号在1s内的变化次数。若在一定1s的时间间隔内测得这个周期性信号的重复变化次数为N，则其频率可表示为：f=N。2.方案设计9.4.14位数字频率计设计9.4.14位数字频率计设计顶层原理图