FPGA实验报告10--0101序列检测器.pdfVIP

Lab100101序列检测器仿真

集成1101班

1.实验目的

熟悉用Modelsim进行波形仿真的方法。

掌握用VerilogHDL语言描述0101序列检测器的方法。

熟悉用VerilogHDL语言编写testbench。

2.实验内容

a)理解并掌握状态机与testbench的描述方法。

b)使用Modelsim软件得到仿真波形。

c)使用DE0开发板下载。

3.代码分析

状态机描述

定义模块名与输入输出，clk为时钟信号，rst为控制信号，seq

为待检测信号；输出是det.同时定义了四个状态（独热码）

s0,s1,s2,s3;和reg型变量state,next_state.

moduleseqdet(clk,rst,seq,det);

inputclk;

inputrst;

inputseq;

outputdet;

parameters0=4h1;

parameters1=4h2;

parameters2=4h4;

parameters3=4h8;//独热码

regdet;

reg[3:0]state,next_state

状态转移：当rst=1时，state初始化为s0状态；当rst=0时，

state的状态随着驱动变化。

always@(posedgeclk)begin

if(rst)

state=s0;

else

state=next_state;

end

状态驱动：随着待检测信号的变化，状态在s0,s1,s2,s3之间变

化，最终影响输出。

always@(posedgeclk)begin

case(state)

s0:next_state=((seq==1)?s0:s1);

s1:next_state=((seq==1)?s2:s1);

s2:next_state=((seq==1)?s0:s3);

s3:next_state=((seq==1)?s0:s1);

default:next_state=((seq==1)?s0:s1);

endcase

end

输出：当现态state=s3时，det=1，即检测到一个0101序列。

always@(posedgeclk)begin

case(state)

s0:det=1b0;

s1:det=1b0;

s2:det=1b0;

s3:det=1b1;

default:det=1b0;

endcase

end

endmodule

Testbench描述

定义了一个20位二进制数data作为待检测信号，用data[cnt]

实现每个clk上升沿检测一个数。

mod