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SystemVerilog芯片验证
第2章测试平台和数据类型
2024年3月21日
SystemVerilog芯片验证2024年3月21日1/64
测试平台
测试平台：生成激励，捕获响应，判别对错和测量进度
clk
rst_n
测试模块a
DUT
testb
sum
顶层模块top_tb
SystemVerilog芯片验证2024年3月21日2/64
测试平台被测设计
加法器模块
4moduleadder#(parameterWIDTH=4)(
5inputclk,
6inputrst_n,
7input[WIDTH-1:0]a,
8input[WIDTH-1:0]b,
9outputreg[WIDTH:0]sum);
10
11always@(posedgeclk,negedgerst_n)begin
12if(!rst_n)sum=0;
13elsesum=a+b;
14end
15endmodule
参数化类型也被称为泛型，其本质是将操作的数据类型定义成类型参数（type
parameter），在模块、类、接口和函数的定义中都可以使用参数化类型。
SystemVerilog芯片验证2024年3月21日3/64
测试平台被测设计
加法器模块端口描述
信号名方向位宽描述
clkinput1时钟
rst_ninput1异步低电平复位
ainputWIDTH-1加数
binputWIDTH-1被加数
sumoutputWIDTH求和结果
SystemVerilog芯片验证2024年3月21日4/64
测试平台测试模块
测试模块
测试模块被定义为自动（automatic）类型。
4moduleautomatictest#(parameterWIDTH=4)(
11initialbegin
12//输出初始值
13a=4h0;
14b=4h0;
15//等待复位结束
16@(posedgerst_n);
17//发送激励并采集响应
18
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