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EDA技术与应用
实验报告
实验名称：三位计时电路设计
姓名：
学号：
班级：通信
时间：2013
南京理工大学紫金学院电光系
一、实验目的
1、学习利用顺序语句描述电路的方法。
2、学习进程、常用顺序语句的使用。
3、掌握分频电路的设计；掌握利用不完整条件语句构成时序逻辑电路的方法。
二、实验原理
1、if语句
if语句是具有条件控制功能的语句，它根据指定的条件及其条件是否成立来确定语句
的执行顺序，格式如下。
1）格式1
if条件1then
第1组顺序语句；
Elsif条件2then
第2组顺序语句；
„„
elsif条件nthen
第n组顺序语句；
else
第n＋1组顺序语句；
endif；
在该形式的if语句中，只要满足条件1到条件n中的一个条件就执行一条顺序语句，
且最优先的条件为条件1，次要的条件列到后面。
2）格式2（嵌套）
if条件1then
if条件2then
„„一组顺序语句
endif;
endif;
在该形式的if语句中，只有满足条件1到条件n中的所有条件才能执行相应的顺序语
句，且最优先的条件为条件1，次要的条件列到后面。
3）格式3
if条件then
顺序语句；
else
顺序语句；
endif；
注意：只有不完整的条件语句才能构成时序逻辑电路，完整的条件语句只能构成组合逻
辑电路。
2、进程语句
进程主要用于描述顺序语句，其格式如下：
标记：process（敏感信号表）
声明语句；
begin
顺序语句
endprocess;
声明语句中可以定义一些局部量，可以包括数据类型、常数、变量、属性、子程序等，
不能定义信号。
进程语句本为一无限循环语句，进程的启动由敏感信号的变化来启动，否则必须有一个
wait语句来激励。
虽然进程中包含了顺序语句，但是进程本身是并行语句，即同一结构体中不同进程是并
行运行的。
信号和变量
3、信号
信号代表电路内部信号传输线路，在元件之间起互连作用，相当于连线，可以通过端口
和其他模块相连接。
说明：
1）信号时一个全局量，可以在ENTITY和ARCHITECTURE中定义，不可以在进程和子程
序的顺序语句中定义信号，但可以在VHDL语句的并行部分和顺序部分同时使用。
2）信号赋值的执行和信号值的更新有延时，只有到了规定的仿真时间才赋值，即延时
以后信号才能得到新值，否则保持原值不变。
3）信号赋值语句在进程内部出现时，是一种顺序描述语句；在结构体的进程之外时时
一种并发语句。
4）信号说明语句格式：signal信号名：数值类型：=初始值：信号可以赋初始值，也
可以不赋初始值。
5）信号赋值只能用“=”，信号赋值语句格式：信号=表达式：
4、变量
变量仅用于局部的电路描述，变量的作用是在进程中作为临时的数据存储单元。
说明：
1）变量时一个局部量，只能在Process和Function中定义，只能在VHDL语言程序的
顺序部分说明和使用，只能出现在进程、过程和函数中。
2）变量赋值没有延迟，变量在赋值语句执行后立即得到新值。
3）变量赋值只是一种顺序描述语句，二不能作为并发语句使用。
4）变量赋值语句格式：variable变量名：数据类型：=初始值；变量初始值定义
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