8位计数器_原创文档.pdf

八位十进制计数器设计

《EDA技术与VHDL》

设计报告

题目：八位十进制计数器设计

学年：学期：

专业：班级：

学号：姓名：

指导教师：

时间：年月日～年月日

1

八位十进制计数器设计

目录

1.设计任务书错误!未定义书签。

1.1设计目的错误!未定义书签。

1.2设计要求错误!未定义书签。

2.设计框图及整体概述

3.各单元电路的设计方案及原理说明

4.结果分析

5.体会和总结

附录一、电路设计图

2

八位十进制计数器设计

一、设计任务书

1.1设计目的

系统提供一个50MHZ的时钟，要求用EDA软件设计一个8位计

数器，同时有一个8位显示灯，当灯亮一次，数码管上就记一次数。

通过做此计数器，知道分频的概念，并且知道如何分频，同时知道什

么是数码管的动态显示，怎么做出数码管的动态显示。还有就是对传

感器采集系统的复习，并且掌握EDA的软件的熟练操作。

1.2设计要求

通过芯片对脉冲进行计数，然后八位数码管显示，并且包括稳压

电源以及传感器模块。

二、设计框图及整体概述

二位计数器

4个二位计数器组合为八位计数器

计数/译码/驱动

数码管显示

2.1、主要芯片及作用

7448：7448七段显示译码器输出高电平有效，用以驱动共阴极

显示器。该集成显示译码器设有多个辅助控制端，以增强器件的功能。

7448的功能表如表5.3.4所示，它有3个辅助控制端LT、RBI、BI/RBO。

3

八位十进制计数器设计

74390：有两组输入端：1CLR、1CLKA、1CLKB为一组，2CLR、2CLKA、

2CLKB为另外一组；两组输出端：1QA、1QB、1QC、1QD为一组，2QA、

2QB、2QC、2QD又为另外一组。其中开头为1的为一组，开头为2的

又一组，CLR端为清零端，高电平清零，CLK为输入脉冲端，上升沿

使芯片计数，且芯片74390有过9（即输出超过1001）自动清零功能。

2.2、设计原理说明

数字频率计是专门用于测量交流信号周期变化速度的一种仪器，

频率的定义是每秒时间内交流信号（电压或电流）发生周期性变化的

次数。因此频率计的任务就是要在1秒钟时间内数出交流信号从低电

平到高电平变化的次数，并将测得的数据通过数码管显示出来。

三.各单元电路的设计方案及原理说明

3.1二位十进制计数器模块

2位十进制计数器的设计电路（上图）

如图所示，输入端end为使能端，接高电平计数有效，低电平无

效；输入端CLK为时钟输入端，上升沿计数；输入端CLR为清零端，

高电平有效。输出端为q[3..0]与q[7..4]，输出已经记到的数；进

位端count显示是否有进位，高电平表示有进位，低电平表示无进位。

该2位十进制计数器可以实现00~99的计数。

4

八位十进制计数器设计

二位计数器仿真图（上图）

2位十进制计数