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实验报告：8位二进制-BCD码转换器

姓名：学号：指导教师：

一．实验目的

了解二进制-BCD码转换器实现原理，掌握移位加3算法，熟悉

Verilog编程中模块复用模式。

二．实验任务

1.掌握用移位加三算法实现二进制-BCD码转换器的设计；

2.设计Verilog实验程序；

3.生成比特流文件，将文件下载到开发板中进行硬件验证。

三．实验设备

1.计算机（安装XilinxISE10.1软件平台）；

2.NEXYS2FPGA开发板一套（带USB-MIniUSB下载线）

四．实验原理

设计任意数目输入的二进制-BCD码转换器的方法就是采用移位

加三算法（ShiftandAdd3Algorithm）。此方法包含以下4个步骤：

1）把二进制左移1位；

2）如果共移了8位，那么BCD数就在百位、十位和个位列；

3）如果在BCD列中，任何一个二进制数是5或者比5更大，

那么就在BCD列的数值加上3；

4）回到步骤1）。

其工作过程如图1所示：

图1.一个8位的二进制数转换成BCD码的步骤

五．实验内容

在XilinxISE10.1上完成8位二进制-BCD码转换器设计，输入设

计文件，仿真后，生成二进制码流文件下载到FPGA开发板上进行验

证；

1）依照实验1的方式，在XilinxISE10.1中新建一个工程example02；

2）在工程管理区任意位置单击鼠标右键，在弹出的快捷菜单中选

择“NewSource”命令，弹出新建源代码对话框，这里我们选择“Verilog

Module”类型，输入Verilog文件名“binbcd8.v”,完整代码如下：

modulebinbcd8(

input[7:0]b,

outputreg[9:0]p

);

reg[17:0]z;

integeri;

always@(*)

begin

for(i=0;i=17;i=i+1)

z[i]=0;

z[10:3]=b;

repeat(5)//重复5次

begin

if(z[11:8]4)

z[11:8]=z[11:8]+3;

if(z[15:12]4)

z[15:12]=z[15:12]+3;

z[17:1]=z[16:0];

end

p=z[17:8];

end

endmodule

3）设计相应的7段显示管程序，将相应的十进制数在开发板的显

示管上显示出来。建立文件类型为“VerilogModule”的“x7segb.v”，

完整代码如下

modulex7segb(

input[15:0]x,

inputclk,

inputclr,

outputreg[6:0]a_to_g,

outputreg[3:0]an,

outputdp

);

wire[1:0]s;

reg[3:0]digit;

wire[3:0]aen;

reg[19:0]clkdiv;

assign