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考虑时延偏差的数字电路时延测试综述

李华伟

【摘要】先进集成电路工艺下，时延测试是数字电路测试的一项重要内容。各种

时延偏差来源如小时延缺陷、工艺偏差、串扰、电源噪声、老化效应等，影响着电

路的额定时钟频率，是时延测试中需要考虑的因素。文章在介绍电路时延偏差问题

的各种来源的基础上，给出了针对不同的时延偏差问题所涉及的分析、建模、测试

生成与电路设计等关键技术。进一步介绍了中国科学院计算技术研究所近年来在考

虑时延偏差的数字电路时延测试方面所做的研究工作，包括：考虑串扰/电源噪声

的时延测试、基于统计定时分析的测试通路选择、片上时延测量、超速测试、测试

优化、在线时序检测等方面。文章最后对数字电路时延测试技术的发展趋势进行了

总结。%Delaytestingisveryimportantfordigitalcircuittestinginmodern

technologiesofintegratedcircuits.Varioussourcesofdelayvariationssuch

assmalldelaydefects,processvariations,crosstalk,powersupplynoise

andagingeffects,affecttheratedclockfrequencyofadesign,andshould

beconsideredindelaytesting.Thecauseofdelayvariationswas

introduced,andtherelatedtechniquesonanalysis,modeling,test

generation,andcircuitdesignaccordingtodifferentsourcesofdelay

variationswerediscussed.Furthermore,themainresearchresultsondelay

testingofdigitalcircuitsconsideringdelayvariationsintheInstituteof

ComputingTechnology,ChineseAcademyofScienceswereintroduced.

Theproposedtechniquesincludedelaytestingconsideringcrosstalkor

powersupplynoiseinducedeffects,statisticaltiminganalysisbasedtest

pathselection,super-speedtesting,testoptimization,andon-linetiming

checking,etc.Finallythetrendofdelaytestingtechniquesfordigital

circuitswassummarized.

【期刊名称】《集成技术》

【年(卷),期】2013(000)006

【总页数】11页(P54-64)

【关键词】数字电路;时延测试;工艺偏差;测试生成;时延测量;超速测试

【作者】李华伟

【作者单位】中国科学院计算技术研究所计算机体系结构国家重点实验室北京

100190

【正文语种】中文

1引言

在集成电路中，门和线都具有传输延迟。考虑数字集成电路，如图1所示，由于

组合逻辑的输入信号沿着具有不同延迟的多条信号传播通路到达组合逻辑的输出端，

在输出端会产生由多个跳变信号组成的波形，构成电路的瞬态区域(如图1所示)。

人们所接触到的电路以同步时序电路为主，且其在额定的时钟周期/时钟频率下进

行工作。电路中最大延迟通路(如图1组合逻辑中蓝色通路)对应着输出端最晚到达

的跳变信号(如图1虚线箭头指向的输出波形中最后一个跳变信号)，决定了同步时

序电路能够正常工作的最小时钟周期。

因此，要保证电路正常工作，不仅要验证其逻辑功能的正确性，而且还要验证其时

序的正确性。也就是要确保任何信号传播通路的时延小于额定工作周期，使电路能

在时钟脉冲到来之前稳定在正常态。换句话说，就是确保每条通路满足电路正常工

作的定时约束(TimingConstraint)，这也是时延测试的目标。为了达到这个目标，

时延测试需要能够