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第五章

触发器;组合逻辑电路;而在“时序逻辑电路”中，;内容提要;5.1概述;触发器如何分类?;Q;(1)设Q的原态为1;0100;(1)设Q的原态为0;1001;(1)设Q的原态为0;1100;1;0;假设G2门翻转快;;1100;01X0〔复位〕;由或非门组成的SR锁存器;二、动作特点;例在左图的SR锁存器电路中，输入电压波形，画出输出端对应的电压波形。;例1运用SR锁存器，消除机械开关振动引起的脉冲。;5.3电平触发的触发器;一、电平触发SR触发器的

电路结构与工作原理;Q;电平触发SR触发器工作原理：;表5.3.1电平触发SR触发器的特性表;由它的特性表可见：在R、S不同时，Q与S同!;二、电平触发方式的动作特点;例1：画出电平触发SR触发器的输出端波形图。假设Q的初始状态为0。;例2画出电平触发SR触发器的输出波形。

假设Q的初始状态为0。;SR锁存器;(2)功能分析;1;1000;CLK;这一类的D锁存器，有集成组件的产品，如74LS77(4位锁存器)、74LS75(4位双稳态锁存器)，等等。;5.4脉冲触发的触发器;2.工作原理：;a.逻辑符号:;CLK;;Q;SR触发器的电路结构演变过程;主从JK触发器;Q;(3)J=0，K=1;(3)J=0，K=1，;010;a.特性表：;图5.4.4具有多输入端的主从JK触发器;集成的主从JK触发器简介:;例1：画出主从JK触发器输出端波形图。;例2：画出以下图所示各电路中输出端的波形图〔初始状态为0〕。;二、脉冲触发方式的动作特点;例3：画出以下图所示电路中各输出端的波形图：;现象如下:;解释如下:;归纳;只有在CLK=1的全部时间里输入始终保持不变的条件下，用CLK下降沿到来时的输入状态决定触发器的次态才肯定是对的。否那么，必须考虑CLK=1期间输入端状态的全部变化过程，才能确定CLK下降沿到来时触发器的次态。;主从JK触发器小结;例在图所示的主从JK触发器电路中，CLK、J、K的电压波形如下图，试画出与之对应的输出电压波形。设触发器初态为0。;3.第三个CLK下降沿来时，J=0，K=1，按功能表应有Q*=0；;习题;5.5边沿触发的触发器;???CP=0、CP=1时，TG1导通，TG2截止，D端的输入信号送入主触发器中，使Q1=D。但此时主触发器尚未形成反馈连接，不能自行保持，Q1跟随D端的状态变化。同时，由于TG3截止、TG4导通，从触发器维持原态，而且主从之间被TG3所切断。;当CP的上升沿到来时，TG1截止，TG2导通。由于G1门的输入电容存储效应，G1输入端的电压不会立刻消失，又G1、G2和TG2构成一闭合回路，Q1在TG1切断前的状态被保存下来。同时，由于TG3导通、TG4截止，主触发器的状态通过TG3和G3门送到了输出端，使Q*=Q1=D〔CLK上升沿到达时D的状态〕。;CLK;置0维持线;置0维持线;G5;G5;G5;G5;a.特性表;图5.5.5带有异步置位、复位端和多输入

端的维持阻塞D触发器;集成的边沿D触发器简介:;*3、利用门电路传输延迟时间的边沿触发器;2〕CP变为高电平以后：;3〕CP下降沿到达时：;逻辑符号：;集成的边沿JK触发器简介:;二、边沿触发方式的动作特点;例2、D触发器应用举例--四路优先判决电路。;Q3;Q3;;;二、JK触发器;三、T触发器;T触发器特性表:;四、D触发器;5.6.2触发器的电路结构和逻辑功能、触发方式的关系;例如：JK触发器;一、JK触发器转换成D触发器;二、JK触发器转换成T触发器;三、D触发器转换成T触发器;*5.7触发器的动态特性;5.7.1SR锁存器的动态特性;5.7.2电平触发SR触发器的动态特性;5.7.3主从触发器的动态特性;;四、最高时钟频率;;二、保持时间;本章要求;本章小结