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architectureaofcountloadisbegin process(clk) begin ifclkeventandclk=1thenifclr=0thenq elsifen=1then ifload=1then q=din; else q=q+1; endif; endif; endif;endprocess;enda;（2）时序仿真同步预置数的计数器时序仿真波形如图4-12所示。图4-12同步预置数的计数器时序仿真4.3.3异步计数器的设计 异步计数器又称行波计数器，它的下一位计数器的输出作为上一位计数器的时钟信号，这样一级一级串行连接起来就构成了一个异步计数器。 异步计数器与同步计数器的不同之处就在于时钟脉冲的提供方式，异步计数器同样可以构成各种各样的计数器。但是，由于异步计数器采用行波计数，因而使计数延迟增加，在要求延迟小的领域受到了很大限制。尽管如此，由于它的电路简单，故仍有广泛的应用。 用VHDL语言描述异步计数器与上述同步计数器的不同之处主要表现在对各级时钟脉冲的描述上，这一点请读者在阅读例程时多加注意。1.由8个触发器构成的行波计数器VHDL程序描述libraryieee;useieee.std_logic_1164.all;entitydffris port( clk,clr,d :instd_logic; q,qb :outstd_logic );endentitydffr;architecturertlofdffrissignalq_in:std_logic;begin qb=notq_in; q=q_in; process(clk,clr)is begin if(clr=1)then q_in=0; elsif(clkeventandclk=1)then q_in=d; endif; endprocess;endarchitecturertl;libraryieee;useieee.std_logic_1164.all;entityrplcontisport(clk,clr:instd_logic; count:outstd_logic_vector(7downto0));endentityrplcont;architecturertlofrplcontis signalcount_in_bar:std_logic_vector(8downto0); componentdffris port(clk,clr,d:instd_logic; q,qb:outstd_logic);endcomponent;begin count_in_bar(0)=clk; gen1:foriin0to7generate u:dffrportmap(clk=count_in_bar(i),clr=clr,d=count_in_bar(i+1), q=count(i),qb=count_in_bar(i+1)); endgenerate;endarchitecturertl;2.时序仿真异步计数器同步预置数的计数器时序仿真波形如图4-13所示。图4-13异步计数器同步预置数的计数器时序仿真4.3.4可逆计数器的设计 在数字电路中，在时钟脉冲的作用下既可以递增计数又可以递减计数的计数器称为可逆计数器。一般来说，计数器需要定义一个用来控制计数器方向的控制端口UPDOWN，可逆计数器的控制方向由它来决定，从而完成可逆计数器不同方式的计数。1.VHDL编程 带有异步复位控制端口、同步预置控制端口和同步使能端口的通用可逆计数器VHDL程序描述如下。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycounternisgeneric(n:integer:=8);port(clk:in