《基于FPGA的自主可控SOC设计》教学课件.ppt

目前大部分的假如数据发生错误，如何进行检测呢，奇偶校验不能检测偶数个位的错误。和校验，假如在若干个整数序列中有两个错误，一个增加了一定的值，而另外一个刚好减小了相同的值，就检测不出来了模2除法跟一般的多项式乘除法一样，只是在各项相加减的时候模2的算术运算，模2的加减时不考虑进位和借位，效果等同于异或逻辑运算不同的生成多项式，检错能力也不同。假如最低位为0的话，很多错误就检测不出来。除了正好数据块的比特值是按除数值变化的错误外，循环冗余校验(CRC)将检测出其他所有错误。而且，常用的CRC除数通常有17，或是33个比特，使得不可检测的错误可能降低到几乎近于零。如果K=16，则该CRC校验码能全部检查出小于或等于16位的所有的突发差错，并能以1-（1/2）16-1=99.997％的概率检查出长度为17位的突发错，漏检概率为0.003%；**按照微命令的形成方式，***因为这个判断过程中同号上商为1，异号上商为0。这个操作和判断商符的同号为0，异号为1表示负就是相反的了，所以最后要取非。因为补码的符号参与运算，那么产生的第一个商位，应该理所应当的成为商的符号，所以最后取非应该就是没问题的了末尾恒置1，是确保精度误差不超过2的负N次方。*静态存储器用于CACHE设计动态存储器用于实现主存只读存储器用于存放初始化启动程序这就是前面为什么要讲基本逻辑电路设计的原因了，因为复杂电路都是由基本电路组成的。此时OE可为高也可为低。这样就将数据写到了地址所选中的单元中（与硬件紧密相关且不经常更新的软件），*存储矩阵：它由许多存储单元排列而成，而且每个存储单元都被编号，称为地址。地址译码器：它将输入的地址变量译成相应的地址控制信号，该控制信号可将某存储单元从存储矩阵中选出来，并将存储在该单元的信息送至输出缓冲器。输出缓冲器：即输出驱动器，主要实现输出的三态控制。上图所示为ROM的基本结构图，1个n位的ROM由可寻址的半导体存储单元阵列构成，共有2^??个存储单元，每个存储单元包含m位。只读存储器有n个输入端，称为地址线，m个输出端，称为位线。每个输入地址对应存储单元中的一个。（16x8位ROM）该存储器有8位地址线Addr[7..0]，8位数据输出线Dout[7…0]，使能信号线OE。当OE为低电平时，Dout[7….0]输出地址线Addr[7…0]所选中单元保存的数据，否则Dout[7…0]输出呈高阻状态。*从图2可以看出，端口addr为地址输入端，oe为输出允许，低有效，dout为数据输出，当地址从00变化到09时，从MyRom中读出的数据dout与图1即romfile.dat的数据完全一致，可知所设计的只读存储器的功能满足设计要求。*数据获取及交换是多CPU系统的重要组成部分。在这类系统中，数据交换要求的通信速率往往很高，传统的并行接口和串行接口设计无论在通信速率还是在可靠性方面都不易满足要求。而双端口RAM（DualPortRAM，简称DPRAM）具有通信速率高、接口设计简单等特点，是一个较好的实现方案，在设计中得到广泛的应用。1个存储器配备两套独立的地址、数据和控制线，允许两个独立的CPU或控制器同时异步地访问存储单元。因为数据共享。内部仲裁逻辑控制提供以下功能：对同一地址单元访问的时序控制；存储单元数据块的访问权限分配：信令交换逻辑(例如中断信号)等。双口RAM可用于提高RAM的吞吐率，适用于实时数据缓存。一般的RAM只有一套地址总线、数据总线和读写控制线，因此，两端CPU芯片的三总线必须经过缓冲隔离才能共享静态RAM。具体工作过程是两个CPU的地址信号和读写控制信号全中接入仲裁电路，由仲裁电路判断访问双端口RAM的CPU，并使能相应的总线缓冲器。若两个CPU在同一段时间内访问共享的RAM的发生竞争，则由仲裁电路迫使后访问的CPU处于等待状态，一旦前一个CPU访问结束，再由仲裁电路打开缓冲器，以使后一个CPU接通RAM该电路的特点是成本低、简单且存储量大，其容量在64k～128k之间。缺点是在两个CPU发生竞争时，有一方CPU必须等待，因而降低了访问效率。专用双端口RAM的优点是通讯速度快，实时性强，接口比较简单，两边CPU都可主动进行数据传输；缺点是成本高，需要克服竞争现象。由于双CPU同时访问时的仲裁逻辑电路全部集成在双端口RAM内部，因而需要用户设计的电路比较简单。双端口RAM内一般都有一个总线抢占优先级比较器，只要双CPU不同时访问同一存储单元，那么较先送出地址的CPU将拥有该单元的本次访问优先权，而另一个CPU的地址与读写信号将被屏蔽掉，同时通过“busy”引脚告知该CPU，以使之根据需要对该单元重新访