20.2.2Verilog硬件描述语言实例II - Verilog硬件描述语言实例II-2.ppt

10.6D触发器//例10.6.1moduled_ff(q,d,clk); outputq;inputd,clk;regq; always@(posedgeclk) q=d; endmodule 1.Verilog语言描述2.程序说明上升沿和下降沿检测语句功能表From\to01XZ0noposedgeposedgeposedge1negedgeNonegedgenegedgeXnegedgeposedgenoNoZnegedgeposedgenoNo上升沿触发指变量值从0变为1、0变为x和z、或者从x，z变为1，用posedge表示。下降沿触发指变量值从1变为0、1变为x和z或者从x，z变为0，用negedge表示。3．仿真结果例10.6.1的仿真电路图：例10.6.1的仿真波形图：Verilog语言有两种赋值方式：连续赋值assign和过程赋值。过程赋值用来更新寄存器类型变量的值，过程赋值包括阻塞赋值“=”和非阻塞赋值“=”两种。//例10.6.2moduled_ff(q1,q2,d,clk); outputq1,q2;inputd,clk;regq1,q2; always@(posedgeclk) beginq1=d;q2=q1;endendmodule阻塞赋值：阻塞赋值“=”：是立即执行。也就是说执行下一条语句时，q1已等于d。在clk时钟的上升沿，q1=d和q2=q1两条语句是先后执行的，最后结果相当于q1n+1=dn，q2n+1=qn+1=dn。非阻塞赋值：//例10.6.3moduled_ff(q1,q2,d,clk); outputq1,q2;inputd,clk;regq1,q2; always@(posedgeclk) begin q1=d;q2=q1;endendmodule 非阻塞过程赋值语句不会阻塞进程，直到整个块的操作执行完才一次完成赋值操作。用于几个寄存器需要同一时刻赋值的情况。q1n+1=dn，q2n+1=q1n=dn-1例10.6.2的仿真波形图：例10.6.3的仿真波形图：10.7计数器10.7.14位二进制加法计数器1.Verilog语言描述//例10.7.1modulecount4(out,reset,clk);output[3:0]out;inputreset,clk;reg[3:0]out;always