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全数字锁相环的设计

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基于SOPC的锁存器的设计

摘要：为了改善通信系统的性能，提高系统工作的稳定性和可靠性，本文利用VHDL语言进行设计对锁相环进行了研究，使锁相环在具备较强抗干扰能力的同时，做到迅速调节迅速调节相位并达到锁定状态；最后在实验室通过仿真软件进行仿真，验证设计的正确性。

关键词：锁相环；VHDL；仿真

1引言

SOPC（SystemOnaProgrammableChip）实验板，即可编程片上系统SOPC，它是用可编程逻辑技术把整个系统放到一块硅片上,来用于嵌入式系统的研究和电子信息处理。

锁相环(phase-lockedloop)为无线电发射中使频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLLIC（锁相环集成电路）,压控振荡器给出一个信号,一部分作为输出，另一部分通过分频与PLLIC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLLIC的电压输出端的电压发生变化，去控制VCO,直到相位差恢复！达到锁频的目的！能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

2锁相环工作原理

f鉴相器PD压控振荡器VOCout参考频率源锁相环的原理框图如下所示。锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。Ud中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi，当二者相等时，环路被锁定，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。

f

鉴相器PD

压控振荡器VOC

out

参考频率源

环路滤波器LF

程序分频器/M

锁相环原理图

锁相环模块

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3锁相环设计

锁相环作为一个系统，主要包含三个基本模块：鉴相器(PhaseDetector：PD)、低通滤波器(LowPassFilter：LPF)，亦即环路滤波器(L00PFilter：LF)，和压控振荡器(VoltageControlledOscillator：VCO)。这三个基本模块组成的锁相环为基本锁相环，亦即线形锁相环(LPLL)，如图1-1所示。

图1-1锁相环原理图

当锁相环开始工作时，输入参考信号的频率fr与压控振荡器的固有振荡频率fo总是不相同的，即Δf=fr-f0，这一固有频率Δf=fr-f0差必然引起它们之间的相位差不断变化，并不断跨越2π角。由于鉴相器特性是以相位差2π为周期的，因此鉴相器输出的误差电压总是在某一范围内摆动。这个误差电压通过环路滤波器变成控制电压加到压控振荡器上，使压控振荡器的频率fo趋向于参考信号的频率fi，直到压控振荡器的频率变化到与输入参考信号的频率相等，并满足一定条件，环路就在这个频率上稳定下来。两个频率之间的相位差不随时间变化而是一个恒定的常数，这时环路就进入“锁定”状态。

当环路已处于锁定状态时，如果输入参考信号的频率和相位发生变化，通过环路的控制作用，压控振荡器的频率和相位能不断跟踪输入参考信号频率的变化而变化，使环路重新进入锁定状态，这种动态过程称为环路的“跟踪”过程。而环路不处于锁定和跟踪状态，这个动态过程称为“失锁”过程。

从上述分析可知，鉴相器有两个主要功能：一个是频率牵引，另一个是相位锁定。

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实际中使用的锁相环系统还包括放大器、分频器、混频器等模块，但是这些附加的模块不会影响锁相环的基本工作原理，可以忽略。

数控振荡器的设计

数控振荡器由加/减脉冲控制器和除N计数器组成的。加/减脉冲控制器其实是一个增量—减量计数器，它和环路滤波器连用。加/减脉冲控制器由D触发器和JK触发

器构成。

4仿真

在实验室利用仿真软件进行仿真。时序仿真图如下所示。从仿真图中可以看出，锁相环的功能得到实现，输出与输入频率相同，也是稳定的。

由VHDL完成,程序如下：

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;entitybmknis

port(clk,ud,en,c,b,a:instd_logic;

r1,r2:outstd_logic);endentitybmkn;

architecturebehaveofbmknis