时序逻辑电路实验报告.pdf

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二、时序逻辑电路实验题目

1.试用同步加法计数器74LS161（或74LS160）和二4输入与非门74LS20构成百以内任

意进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，

为同步加法计数器提供时钟输入信号。例如，采用同步加法计数器74LS161构成60进

制加法计数器的参考电路如图2所示。

1QQQQQQQQ

PDCBAPDCBA

T74LS161RCOT74LS161RCO

CPCPCP

DCBALCrDCBALCr

DD

设计：

（一）设计一个固定进制的加法计数器。

（1）利用555定时器设计一个可以生时钟脉冲的多谐振荡器，使其构成长生脉冲，对同

步加法器74LS161输入信号，根据555定时器构成的多谐振荡器的周期可定，由图可的

T=T+T=（R+R）C+RC=（R+2R）C，通过改变电阻R，R和C的大小，可以改变脉冲的

12ABBABAB

周期。所发电阻为2个510kΩ，C=1uF，则T=（R+2R）C=（2）利用十六进制的

AB

加法计数器74LS61组成百以内任意进制计数器，可以用清零法和置数法改变计数器的技

术进制，由于译码显示器可以显示….9，所以一片74LS161只可以控制一个显示器，就

要将一片74LS161改为十进制，最后再利用级联的74LS161改变数组进制，可以将不同

进制的数值用显示姨妈其显示出来，下面以33进制为例进行设计，

a.清零法，异步清零信号为=计图如下：

11

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U4

U5

DCD_HEX_DIG_ORANGE

VCCVCCDCD_HEX_DIG_ORANGE

5V5V

VCC

VCC