数字电路与逻辑设计（第四版）课件 第4章 时序逻辑电路.pptx

第4章时序逻辑电路;

4.1时序逻辑电路的结构和特点;

时序逻辑电路的结构框图如图4-1所示。从图中可以看出，一个时序逻辑电路通常由组合逻辑电路和存储电路两部分组成。其中，存储电路由触发器构成，是必不可少的。图中的Xi(i=1，…，m)是电路的输入信号；Yi(i=1，…，k)是电路的输出信号；Wi(i=1，…，p)是存储电路的输入信号(亦称驱动信号或激励信号)；Qi(i=1，…，r)是存储电路的输出信号(亦称时序电路的状态信号)。;

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这些逻辑信号之间的关系可用式(4.1.1)~式(4.1.3)三组方程来描述：

其中，式(4.1.1)称为输出方程；式(4.1.2)称为驱动方程或激励方程；式(4.1.3)称为状态方程；Qni称为第i个触发器的现态；Qn+1i称为第i个触发器的次态。;

按照存储电路中触发器状态变化的特点，时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中，所有触发器都受同一时钟信号控制，触发器的状态变化是同步进行的。在异步时序逻辑电路中，并非所有触发器都受同一时钟信号控制，因此触发器的状态变化不是同步的。

按照电路输出信号的特点，时序逻辑电路分为Mealy型电路和Moore型电路两种。在Mealy型电路中，输出不仅取决于电路的状态，还与电路的输入有关。在Moore型电路中，输出仅仅取决于电路的状态，与电路的输入无关。;

4.2触发器;?;

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工作原理分析：

(1)当S=0、R=0时。

(2)当S=0，R=1时。

(3)当S=1，R=0时。

(4)当S=1，R=1时。

以上分析结果可用表4-1表示，表中反映了触发器的次态和输入信号以及现态之间的关系，称为触发器的特性表(或功能表)。表中的×表示约束。;

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由表4-1可以写出如下方程：

上述方程描述了基本RS触发器的次态和输入信号以及现态之间的逻辑关系，称为基本RS触发器的特性方程。;

基本触发器的动作特点：在基本RS触发器电路中，由于不存在控制信号，且输入信号是直接加到与非门G1和G2的输入端的，因此S或R发生变化，都可能导致触发器的输出状态跟着发生变化。这一特性称为直接控制，S称为直接置位端，R称为直接复位端。

图4-3所示的时序图反映了由与非门构成的基本RS触发器在接收不同的输入信号时状态的变化情况。;

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由或非门构成的基本RS触发器的时序图如图4-5所示。;

2.同步RS触发器

同步RS触发器是在基本RS触发器的基础上增加一个时钟控制端构成的，其目的是提高触发器的抗干扰能力，同时使多个触发器能够在一个控制信号的作用下同步工作。图4-6(a)所示是一个由与非门组成的同步RS触发器，图4-6(b)所示是它的逻辑符号。;

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表4-2所示为同步RS触发器的特性表。同步RS触发器的特性方程如下：;

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图4-7所示的时序图反映了由与非门构成的同步RS触发器在CP信号的控制下，接收不同输入信号时状态的变化情况。;

无论是基本RS触发器还是同步RS触发器，R和S都要满足约束条件RS=0。为了避免R和S同时为1的情况出现，可以在R和S之间连接一个非门，使R和S互反。这样，除了时钟控制端之外，触发器只有一个输入信号，通常表示为D，这种触发器称为D触发器。;

图4-8(a)所示是一个由与非门构成的同步D触发器；图4-8(b)所示是它的逻辑符号；表4-3所示是它的特性表。它的特性方程如下：;

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由表4-3可以看出：当CP=0时，无论输入是0还是1，触发器的状态都不会改变，次态等于现态；当CP=1时，0输入使触发器的次态为0(称为置0)，1输入使触发器的次态为1(称为置1)。可见，D触发器具有置0和置1两种逻辑功能。;

图4-9所示的时序图反映了同步D触发器在CP信号的控制下，接收不同输入信号时状态的变化情况。;

同步触发器又称为电平控制触发器或门控触发器。同步触发器的动作特点：当时钟控制信号为某一种电平值时(在上述同步电路中，CP=1时)，输入信号能影响触发器的输出状态，此时称为时钟控制信号有效；当时钟控制信号为另外一种电平值时(在上述同步电路中，CP=0时)，输入信号不会影响触发器的输出，其状态保持不变，此时称为时钟控制信号无效。;

3.主从触发器

主从触发器由两个时钟控制信号相反的同步触发器相连而成。图4-10(a)所示是一个主从RS触发器电路，图4-10(b)所示是它的逻辑符号。;

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图4-11所示为主从RS触发器的时序图。从时序图可以看出，只有