超前进位加法器设计报告.pdf

华东交大理工学院课程设计

存档资料成绩：

华东交通大学理工学院

课程设计报告书

所属课程名称EDA课程设计

题目超前进位加法器设计

分院

专业班级

学号

学生姓名

指导教师

2013年7月2日

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目录

第一章设计内容与要求3

第二章超前进位加法器设计原理3

第三章详细设计流程4

3.1.创建工程文件4

3.2.程序的编译5

3.3.波形的仿真7

第四章设计结果分析11

第五章源程序代码12

第六章心得体会14

第七章参考文献15

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第一章设计内容与要求

加法运算是最重要也是最基本的运算，所有的其他基本运算，如减、

乘、除运算最终都能归结为加法运算。但因为加法运算存在进位问题，使

得某一位计算结果的得出和所有低于他的位相关。因此为了减少进位传输

所消耗的时间，提高计算速度，人们设计了多种类型的加法器，如跳跃进

位加法器、进位选择加法器、超前进位加法器等。本设计采用的是超前进

位加法器。通过Verilog设计一个超前8位加法器。

要求在QuartusII软件下，利用Verilog编程完成层次式电路设计，电路中

的元件可以用Verilog设计也可以用库元件连线构成再封装。8位超前进

位加法器，借助EDA工具中的综合器，适配器，时序仿真器和编程器等

工具进行相应处理。适配采用Cyclone系列的EP1C6Q240C8。

要求综合出RTL电路，并进行仿真输入波形设计并分析电路输出波形.试

比较并阐述数据类型reg型和wire型的区别。

第二章超前进位加法器设计原理

将n个全加器相连可得n位加法器，但是加法时间较长。解决的方法

之一是采用“超前进位产生电路”来同时形成各位进位，从而实现快速加

法。超前进位产生电路是根据各位进位的形成条件来实现的

首先对于1位加法器基本位值和与进位输出为1；如果a,b有一个为1，

则进位输出等于cin;

令Gab,Pa+b,则有：

Coutab+(a+b)cinG+P•cin

由此可以G和P来写出4位超前进位链如下（设定四位被加数和加数为A

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和B，进位输入Cin,进位输出为cout,进位产生GiAiBi,进位传输

PiAi+Bi）;

C0cin;

C1G0+P0C0G0+P0•cin

C2G1+P1C1G1+P1(G0+P0cin)G1+P1G0+P1P0cin

C3G2+P2C2G2+P2(G1+P1cin)G2+P2G1+P2P1G0+P2P1P0cin

C4G3+P3C3G3+P3(G2+P2C2)G3+P3G2+P3P2G1+P