《DSP技术及应用》课件第3章.ppt

所有16位DMA传输都是由一次读传输后接一次写传输组成的。从片内源地址到目的地址的一次DMA传输需4个CPU周期，其中读传输和写传输各需2个CPU周期。如果源地址或目的地址来自片外存储器，则一次DMA的传输时间与等待状态、分区转换周期、有效的DMA通道数和HPI的活动情况有关。例3.3利用DMA的通道1同步接收McBSP0的数据，McBSP0的数据格式为一块分4帧，每帧4个单元，所有相同编号的单元按帧顺序存储在一起，存储顺序为帧0~3的单元0,帧0~3的单元1，…，帧0~3的单元3。参考程序如下：3.9外部总线操作

C54x的外部总线由数据总线、地址总线和一组访问片外存储器和I/O端口的控制线组成。不同芯片的控制线略有不同，5416有以下总线端口：(1)地址线A22~A0;

(2)数据线D15~D0;

(3)控制线PS、DS、IS、MSTRB、IOSTRB、R/W、HOLD、HOLDA、MSC、IAQ、IACK、READY等。其中MSTRB用于访问程序或数据存储器，而IOSTRB用于访问I/O设备。3.9.2外部总线时钟

外部总线时钟CLKOUT由DSP时钟经DIVFCT分频而来。5416的分区切换控制寄存器(BSCR，地址为0x29)的DIVFCT位控制主时钟的输出频率。时钟输出CLKOUT的频率等于1/(DIVFCT+1)×fCPU，DIVFCT=0,1,2,3，默认DIVFCT=3。3.9.3外部总线优先权及等待

C54x片内有1条程序总线(PB)、3条数据总线(DB)和4条地址总线(PAB、CAB、DAB和EAB)，允许CPU同时寻址这些总线。但外部总线只有一套，为程序、数据、I/O总线共用，一个周期仅支持一次访问。当一个周期需要访问多个外部存储器时，外部总线将自动安排存取顺序，其中数据寻址优先权较程序寻址要高。

例如在一个周期内需要在外部存储器取指令(PBFetch)、读CB/DB数据和写EB数据，则实际执行顺序为写EB、读CB/DB，最后为取指令，后面的操作有一定的延迟，如图3.41所示。图3.41外部总线优先顺序所有外部总线都是用CLKOUT周期的整数倍时间完成的。一个CLKOUT周期从它的下降沿开始到下一个下降沿结束。对于慢速的外部设备来说，则需要更长的时钟周期。设置软件等待状态寄存器(SoftwareWaitStateRegister，SWWSR，地址为0x28)和软件等待控制寄存器(SoftwareWaitStateControlRegister，SWCR，地址为0x2B)可调整外部总线周期，调整范围为1~14个CLKOUT周期，称为软件等待。有关SWWSR和SWCR的内容见3.9.5节。如果需要更长的等待周期，就需要使用READY硬件等待了。硬件等待是指由外围器件给DSP的READY引脚发出READY(准备好)信号，当DSP检测到READY引脚为有效高电平时，则结束本次访问，否则延续当前访问(继续让相应的地址线、数据线、读/写线等保持现状)，直到下一时钟周期重新检测READY引脚的状态。软件等待和硬件等待的关系如下：

(1)零等待和1个周期等待只能由软件等待产生。如果不用硬件等待或仅用零等待和1个周期等待时，READY引脚接固定高电平。

(2)硬件等待是在软件等待的基础上插入的，当软件等待周期数大于等于2，且软件等待结束时，C54x才检测READY引脚电平。(3)当同时需要插入软件等待和硬件等待时，可将DSP的MSC信号和外部器件的READY信号通过一或门后,再加到DSP的READY引脚上。

当跨越存储器边界访问或连续访问片外不同片的存储器时，也需要插入一个额外的等待周期，以完成相应的硬件

动作。3.9.4外部总线时序

在不插入等待周期的情况下，存储器读为一个周期，存储器写及I/O读写都是两个周期。但在存储器读操作后面紧跟一个存储器写操作，或者反过来，存储器读操作需要多花半个周期时间。以下均指没有等待状态下的时序，另有说明的除外。图3.42~图3.46列出几种操作时序图，其他时序以此类推或阅读相关文档。(1)后台操作，DMA控制独立于CPU，当一帧或一块数据传输结束时，每个DMA通道会发送一个中断到CPU。

(2)6个通道相互独立，但优先级可编程设置。每个通道都可实现块传输和帧传输，每个数据可以为单字模式