实验二 含异步清零和同步使能的加法计数器.pdfVIP

不飞则已，一飞冲天；不鸣则已，一鸣惊人。——《韩非子》

实验二含异步清零和同步使能的加法计数器

实验二含异步清零和同步使能的加法计数器

一、实验目的

1、了解二进制计数器的工作原理。

2、进一步熟悉QUARTUSII软件的使用方法和VHDL输入。

3、时钟在编程过程中的作用。

二、实验原理

二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计

数器的具体工作过程如下：

在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电

平有效）则开始计数，否则一直检测使能端信号。在计数过程中再检测复位信号是否有效

（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。其工作时

序如图3-1所示：

图3-1计数器的工作时序

三、实验内容

本实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计

数器的计数。实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示

使能端信号，用复位开关S1表示复位信号，用LED模块的LED1～LED11来表示计数的二

进制结果。实验LED亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。通过输入不

同的值模拟计数器的工作时序，观察计数的结果。实验箱中的拨动开关、与FPGA的接口

电路，LED灯与FPGA的接口电路以及拨动开关、LED与FPGA的管脚连接在实验一中都做

了详细说明，这里不在赘述。

数字时钟信号模块的电路原理如图3-2所示，表3-1是其时钟输出与FPGA的管脚连

接表。

不飞则已，一飞冲天；不鸣则已，一鸣惊人。——《韩非子》

图3-2数字时钟信号模块电路原理

信号名称DIGITAL-CLK对应FPGA管脚名A14说明数字时钟信号送至FPGA的A14

表3-1数字时钟输出与FPGA的管脚连接表

按键开关模块的电路原理如图3-3所示，表3-2是按键开关的输出与FPGA的管脚连

接表。

图3-3按键开关模块电路原理

信号名称S[0]S[1]S[2]S[3]S[4]S[5]S[6]S[7]S[8]FPGAI/O名称PIN_AF5

PIN_AH6PIN_AH7PIN_AH8PIN_AG10PIN_AG11PIN_AH14PIN_AG7PIN_AG8核心板接口

管脚号JP1_91JP1_93JP1_95JP1_97JP1_99JP1_101JP1_90JP1_92JP1_94功能说

明‘S1’Switch‘S2’Switch‘S3’Switch‘S4’Switch‘S5’Switch‘S6’

Switch‘S7’Switch‘S8’Switch‘S9’SwitchS[9]S[10]S[11]PIN_AF9

PIN_AH10PIN_AH11JP1_96JP1_98JP1_100‘S10’Switch‘S11’Switch‘S12’

Switch表3-2按键开关与FPGA的管脚连接表

四、实验步骤

1、打开QUARTUSII软件，新建一个工程。

2、建完工程之后，再新建一个VHDLFile，打开VHDL编辑器对话框。

3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，用户可参照光

盘中提供的示例程序。