数字电路与逻辑设计实验报告,基于FPGA的数字电子钟的设计实现分析.pdfVIP

百学须先立志。——朱熹

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学生实验实习报告册

学年学期：

课程名称：

实验项目：基于FPGA的数字电子钟的设计与实现

姓名：

学院和专业：

班级：

指导教师：

重庆邮电大学教务处制

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1.系统

顶层

模块

设计

页脚图一0

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（如：图一0）

2.主要功能模块电路设计

2.1分频模块

这是分频模块的顶层设计图主要完成了把50MHz的时钟信号降频为1KHz、500Hz、1Hz图一1

图一1

这是其中100分频计数器的计数器图一2

图一2

2.2计时模块

分、秒计时模块（实现模60计数）图二1这是两个模60计数器，

图二1

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其中是连在一起的，把秒钟的进位信号接到分钟计数模块的接收端

2.2.1小时计时模块（实现模24计数图二2）

这是模24计数器（如图：图二2），是用74390来实现，47390是下降沿有效

图二2

2.3数码管动态显示模块

这是动态显示模块的顶层设计图，如图：图二3

图二3

2.3.1扫描模块couner6（实现6位数码管的扫描图二4）

该模块需使用74390设计一个模6的计数器。实现了模值为6的计数功能其中应该接好global用

作延时

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