数电实验加法器设计.pdfVIP

丹青不知老将至，贫贱于我如浮云。——杜甫

实验10加法计数器的设计

（基于VHDL的实现）

一、实验目的

1、了解可编程数字系统设计的流程

2、掌握QuartusII软件的使用方法

3、掌握VHDL输入方式设计数字系统的方法和流程

4、熟练掌握加法计数器的设计方法

二、实验设备

1、计算机：QuartusII软件

2、AlteraDE0多媒体开发平台

三、实验内容

1、加法计数器的设计：含有异步清0和同步时钟使能的10进制加法计数器

使用VHDL输入方式完成设计，在QuartusII上进行编辑、编译、综合、适配

和仿真；

2、引脚锁定及硬件测试。

四、实验结果

原理概述：

当RST清零端为1时，计数器清零。当RST=1时，计数器开始计数；

当遇到CLK为上升沿时，并且当使能端EN=1时，计数器累加1；

当使能端EN=0时，计数器不加；当清零端为1时，计数器再次清零。

如此持续，使得该加法计算器能够保持运行。

1、本次实验所用到的代码：

LIBRARYIEEE;IEEE库声明

USEIEEE.STD_LOGIC_1164.ALL;程序包说明，STD_LOGIC在该程序包中

定义

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT10IS实体定义开始

PORT(CLK,EN,RESET:INSTD_LOGIC;

COUT:OUTSTD_LOGIC;

CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);定义输入端口及数据类型

1

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LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0)定义输出端口及数据类型

);

ENDCNT10;

ARCHITECTUREBEHAVOFCNT10IS

SIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

PROCESS(CLK,EN,RESET)

BEGIN

ELSIF(CLKEVENTANDCLK=1)

THEN

ELSECQI=CQI+1;

ENDIF;

ENDIF;

ENDPROCESS;

CQ=CQI;

PROCESS(CQI)

BEGIN

THENCOUT=1;

ELSECOUT=0;