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博观而约取，厚积而薄发。——苏轼
频率计设计实验报告
一实验目的
1.熟练运用用VerilogHDL编程实现逻辑电路的方法
2.熟练运用XilinxISE等软件的使用
3.整合上学期所学会的单片机和CPLD的知识，完成此综合性实验
二实验原理
频率计
信号的频率，就是信号在单位时间(1s)内周期性变化的次数。若在一定时间间隔t内测得信号的
周期性变化次数为N，则其频率可表示为：f=N/t
框架
被测信号信号放大和整形测频电路显示
主要性能指标
频率准确度。误差主要来自闸门时间相对误差。实验中对频率准确度的基本要求为0.1%
(f1000Hz时)。
频率测量范围。在输入信号幅度符合要求时，能够进行测量的频率区间。实验中对频率测量范
围的要求是1Hz-10MHz（输入信号幅度为0.5V-5V）。
方案一
Signalin
I
III
II计数器锁存器Display
V
时
Clock序
产
生
IV
方案1-时序
1
博观而约取，厚积而薄发。——苏轼
I
II
III
IV
V
方案1-细节
闸门信号的周期与占空比
采用秒闸门，占空比为80%
锁存信号的产生
由时钟信号输入，CPLD编程完成
计数器输出格式和位数
由于CPLC资源有限，只能测到0—100KHz的信号
计数器清零信号的产生
由时钟信号输入，CPLD编程完成
显示格式
由数码管显示，只有五位数字，即0—99999
方案2-CPLD+单片机
Signalin
Clock分频链计数器选择器
单片机
方案2-闸门信号的产生
Display
2
博观而约取，厚积而薄发。——苏轼
由8MHz的晶振分频至0.8Hz，作为闸门信号
闸门信号：占空比为80%，低电平时间为0.25s，高电平时间为1s（闸门）
方案2-时序
与方案1的时序相似，只是锁存器已不存在，无需锁存信号
计数器清零信号是在单片机完成读取后给出
方案2-关于选择器
用选择器的目的在于减少单片机引脚的使用
可每次读取一个显示位所对应的数据
方案3-CPLD+单片机
闸门速度选择
Clock选
分频链
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