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第6章VHDL程序设计实验
第6章VHDL程序设计实验
6.1实验一层次化工程的创建
6.2实验二仿真测试平台的创建
6.3实验三存储器和记录类型实验
6.4实验四n比特计数器及RTL验证实验
6.5实验五比较器实验
6.6实验六算术逻辑单元实验
6.7实验七状态机实验
6.8实验八计数器实验
6.9实验九IP核应用实验
6.10实验十数字时钟管理IP核实验
第6章VHDL程序设计实验
6.1实验一层次化工程的创建
6.1.1实验介绍
本实验将完成两个实体MY_AND2和MY_OR2的RTL描
述，并用结构化的描述方式描述如图6.1所示电路的顶层模
块AND_OR。实验中默认的文件夹为\VHDL_LABS\，读者
可以在任意位置创建文件夹VHDL_LABS。
第6章VHDL程序设计实验
图6.1AND_OR的层次结构
第6章VHDL程序设计实验
6.1.2实验目标
●熟悉简单逻辑门的RTL描述；
●创建简单电路的结构化描述；
●用VHDL创建层次结构描述；
●熟悉ISE集成环境中的HDL编辑器。
6.1.3实验过程
本实验包含三个主要的部分：使用ISE集成环境创建一
个新的工程；完成逻辑门的RTL描述；检查代码中的语法错
误并生成原理图。每个部分都有对应的详细步骤，并有图表
辅助说明步骤的内容。读者可以按照详细步骤一步一步完成
实验，也可以按照大的实验部分自行完成。
第6章VHDL程序设计实验
6.1.4实验步骤
1．创建一个新的工程
在\VHDL_LABS\目录下创建一个新的工程，新工程命
名为LAB1。具体操作步骤如下：
(1)选择“开始→所有程序→XilinxISE9.1i”或直接双击
桌面上XilinxISE9.1i的图标，打开ISE9.1i集成环境。
(2)在ISE中，选择菜单栏中的File→NewProject，打开
创建新工程界面，如图6.2所示。
第6章VHDL程序设计实验
图6.2创建新工程界面
第6章VHDL程序设计实验
(3)在ProjectName中填入工程名LAB1，在Project
Location中填入工程所在文件夹\VHDL_LABS\LAB1。
(4)单击Next按钮。
(5)在图6.3中填入如下参数：
Family：Spartan3；
Device：XC3S200；
Package：PQ208；
Speed：-5。
(6)单击Next按钮，在CreateNewSource窗口和Add
ExistingSources窗口中都不做任何操作，在ProjectSummary
窗口中确认工程信息后，单击Finish按钮完成新工程的创建。
第6章VHDL程序设计实验
图6.3工程属性参数
第6章VHDL程序设计实验
2．逻辑门的RTL描述
编写MY_AND2实体的VHDL代码。
(1)选择菜单栏中的Project→NewSource。
(2)在SelectSourceType窗口中，选择左侧VHDL
Module，在右侧FileName栏中填入文件名MY_AND2，单
击Next按钮后弹出DefineModule窗口，如图6.4所示。
第6章VHDL程序设计实验
图6.4输入模块的相关参数
第6章VHDL程序设计实验
(3)输入模块的ArchitectureName和端口参数，如图6.4
所示。
(4)输入完成后单击Next按钮，确认模块参数后，单击
Finish按钮。
新文件生成向导会按照用户输入的参数创建新文件，但
是完成向导的操作后，对文件的全部后续修改都只能在
HDL编辑器中修改。
(5)用VHDL的逻辑运算操作符和直接代入语句描述逻
辑门的功能，即C=AandB。用户可以对照实验后面给出
的代码做相应的修改。
编写MY_OR2和AND_OR模块的VHDL代码。
第6章VHDL程序设计实验
(1)重复上面的步骤完成MY_OR2.VHD和AND_OR.
VHD代码的编写。
(2)将AND_OR.VHD的输入定
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