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博观而约取，厚积而薄发。——苏轼

方波发生器设计

摘要：随着EDA技术以及大规模集成电路技术的迅猛发展，波形发生器的各

方面性能指标都达到了一个新的水平。采用CPLD/FPGA器件在QuartuesII设计

环境中用VHDL语言完成的波形发生器具有频率稳定性高，可靠性高，输出波形

稳定等特点。本文介绍了基于EDA技术的波形发生器的研究与设计。

一、设计任务与要求

设计一方波发生器并且输出信号的频率范围为100Hz~200KHz,输出频率可以调

节；可以存储任意波形特征数据并能重现该波形，还可完成各种波形的线形叠加

输出，具有显示输出波形、频率的功能。

通过运用VHDL语言编程，通过运用软件QuartusII6.0，逐渐掌握EDA的用法，

熟练步骤，为以后的学习与工作做很好的铺垫。

二、总体框图

（1）方案论证

方案一：

本系统由FPGA(可编程门阵列)，数模转换，时钟（提供clk信号）等组成。

全部为FPGA试验箱所有，不需要增加任何器件。用FPGA产生的255—0的计数

值输入到DAC0832中，将产生对应的模拟信号。本系统采用的是软硬件结合的方

法。由于一个周期内的任意波形的离散样点数对硬件实现的复杂性直接产生影响，

因此，为了简化硬件存储器件的规模，取64个样点进行讨论。

具体做法是先对一个周期进行64点采样，然后依次存于ROM中，再以fs频率给

出地址码，控制存储器周期的读出数据，并经D、A转换和模拟放大，便能得到

一定的频率的周期信号。因此周期信号的频率为fo=fs/M.其中M为采样点个数，

本设计中取为64；fs为存储器读出频率。显然，通过改变读出频率fs,便可获

得不同频率的周期信号fo.。

原理说明：

完整的波形发生器由三部分组成：由计数器构成的地址信号发生器、波形数

据ROM和D/A。在FPGA的顶层文件中，计数器通过外来控制信号和高速时钟信

号向波形数据ROM发出地址信号，输出波形的批评你率由发出的地址信号的速度

决定；当以固定的频率扫描输出地址时，输出波形是固定频率，而当以周期性时

变方式扫描输出地址时，则输出波形为扫频信号。波形数据ROM中存有发生器的

波形数据，如正弦波或者三角波数据等。当接受来自FPGA的地址信号后，将从

数据线输出相应的波形数据。波形数据ROM可以由多种方式实现，如在FPGA外

面外接普通ROM或者由FPGA中的EAB模块相当，即利用LPM-ROM来实现。

D/A转换器负责将ROM输出的数据转换成模拟信号，经过滤波电路后输出。

输出波形的频率上限与D/A转换器件的转换速度有重要关系，我们的试验箱上用

博观而约取，厚积而薄发。——苏轼

的是DAC0832。

DAC0832是8位并行、中速（其转换时间1us）、电流型D/A转换芯片。DAC0832

内部由三部分组成，“8位输入寄存器”用于存放CPU送来的数字量，使输入数

字量得到缓冲和锁存，由LE1加以控制。“8位DAC寄存器”用于存放待转换的数字量，

由LE2控制。“8位D/A转换电路”由8位T型网路和电子开关组成，电子开关受“8位

DAC寄存器”输出控制，T型电阻网路能输出与数字量成正比的模拟电流。因

此，DAC0832通常需要外接运放才能得到模拟输出电压。