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华南理工大学数字系统设计实验2报告--第1页
实验二组合逻辑、时序逻辑根本模块电路设计
地点：31号楼312房；实验台号：12
实验日期与时间：2021年11月24日评分：
预习检查纪录：批阅教师：
报告内容：
一、实验要求
达成3-8译码器的仿真切验设计，而且将编译好的程序生成可下载文件，将生成文
件经过USB-blaster为FPGA编程；
设计一个将系统时钟50MHz分频为1Hz的时钟的分频器，而且将编译好的程序生
成可下载文件，将生成文件经过USB-blaster为FPGA编程；
依照?USB-blaster驱动安装教程?安装完usb-blaster驱动，而且达成下载；
会查察芯片资料，比如数据手册，从而达成实验设计；
借助younever_v1.2信号分派表，学会在下载编程时，正确分派引脚。
二、实验内容
13-8译码器设计
1.1设计要求
1)3个译码输入端A、B、C，分别对应开发板上表示为ONDIP的2,3,4
2)EN为使能端〔低电平有效〕，对应开发板上表示为ONDIP的1管脚
3)Y为译码输出，8位位矢量种类。D3至D10
4)输入采纳电平开关，译码输出采纳LED指示灯显示
5〕管脚对应见表2所示的信号分派表。
6〕译码表以下表1：
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华南理工大学数字系统设计实验2报告--第1页
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华南理工大学数字系统设计实验2报告--第2页
表1译码表
表2信号分派表
编号信号名信号说明EP2C8Q208
150MHz主时钟Bank1_23_I
2SW0按下为低电平Bank2_208_IO
3SW1按下为低电平Bank2_198_IO
4SW2按下为低电平Bank2_201_IO
5SW3按下为低电平Bank2_199_IO
6LED0低电平点亮Bank2_207_IO
7LED1低电平点亮Bank2_203_IO
8LED2低电平点亮
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