任意进制的计数器实现.pptVIP

2.若MN如何处理方法：用多片N进制计数器级联成模大于M的计数器N′并行进位法（同步工作）注意此处连接方式在此时刻发生进位此行说明ET功能优先EP，即同时有信号输入ET起作用高低为进位都为标准进位信号高位进位信号为非标准进位信号即特殊电平持续宽度不为一个脉冲周期(2)串行进位法（异步工作）注意非门的使用构建MN计数器原理和过程：级联构造计数器容量N′M按照MN的方法构建RD’端整体清零/复位法例构成29进制计数器（MN′和MN方法相同）(2)LD’端整体置数法3.用M=M1*M2级联的方法M1=10，M2=6,M=60。注意两种进位方式。四、移位寄存器型计数器1.环形计数器可自启动的状态图可自启动的环形计数器环形计数器状态利用率低扭环形计数器五、自锁：计数器一次计数动作后停止工作。如74LS160计数满一次后就停止工作。工作状态X0XXX置0（异步）10XX置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数6.4同步时序逻辑电路的设计方法设计步骤:逻辑抽象:确定I/O变量,用字母表示,并进行逻辑赋值；确定逻辑过程状态的数量和意义,用符号表示,建立原始状态图；2.状态化简:合并等价状态(三同条件),尽量减少状态数量；3.状态分配/编码:确定编码位数,2n-1M≤2n； 用代码代替符号表示状态,编码方案不同,电路结构不同；4.求出三组方程:根据状态图直接求输出输出和状态方程,选定触发器类型,并推导出驱动方程；5.画出逻辑图:通过输出方程和驱动方程画出时序逻辑电路图；6.验证能否自启动:检查无效状态是否形成无效循环。分析:逻辑图→三组方程→通过计算→状态转换表→状态转换图或时序图“111”序列检测器XYCLK例6.4.2.设计一个串行数据检测器。

要求：连续输入三个或三个以上1时输出为1,其他情况下输出为0。三、状态分配取n=2，令Q1Q0的00、01、10为S0S1S2四、选用JK触发器，求方程组五、画逻辑图六、检查电路能否自启动将状态“11”代入状态方程和输出方程，分别求X=0/1下的次态和现态下的输出，得到：经检验此电路可以自启动如选择DFF，求驱动方程更简单！第六章习题[题6.6]时序逻辑电路分析00011011A/Y1/01/01/01/10/00/00/00/1Q2Q1见注释四进制加减计数器进位信号的选取在黑板上按照组合电路的设计构造进位输出端说明两种置数方法的优缺点强调进行信号最后那个特殊电平的宽度很重要！C2*对应的是只接EP的高位的进位信号，c2对应的是接ET或ET和EP的进位信号的波形说明此进位信号的特殊电平为低电平，上升沿时刻对应进位时刻2008.4.22。分析如果是74161构成会怎样！2009.5.19讨论如果改成并联方式可以否，在黑板上分析说明不可以，因为虽然Q3符合进位信号的规则，但高电平持续时间大于了一个CP周期，会造成进位错误！说明无效循环的弊端这个题要重点讲解，为下学期EDA课程设计做准备。注意如果用进位信号C，则不能接ET，因为ET=0时会将C置0！！第4步说明可逆性用黑板说明强调用JKFF实现电路时，不一定必须化到最简！2008.11.13。由化简可以直接判断无效状态的次态，如Q1*，在x=1时，圈了约束项，所以状态11在x=1时，Q1*=1，其他以此类推。2009.5.21强调使用触发器类型不同，尤其是JKFF，注意化简需要和触发器特性方程尽可能一致其实无效状态的次态在化简的时候就已经可以确定其次态了，化简时用了约束项，对应1；否则为0.2009.5.21强调如果用DFF，那么应该在化简时，化到最简。此题可以按照TFF处理更加的方便，强调多个变量连续异或运算实现判断变量取值包含1个数的奇偶特性，即奇偶判别逻辑，检错算法中的奇偶校验多写几种可能（至少4中：异步清零，同步置零，同步置1111，c作为转换信号置0100）强调属于M1*M2的扩展方式2008.11.13在黑板上进行74161(1)74161(2)74161(3)三、任意进制计数器1.已知已有计数器的模为N，要构成的任意进制计数器的模为M，且MN。原理：从原来电路的N个状态中选择出M个构成新的有效循环。置数法复位法/清零法例：利用74160构成六进制计数器。(M=6,N=10)步骤：1.清楚所用器件的时序逻辑特点2.根据控制端选择编码选择方案/0/0/0/1