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设计含异步清零和同步时钟使能的加法计数器--第1页

附表1：

广州大学学生实验报告

开课学院及实验室：物理与电子工程学院-电子楼317室2016年4月21日

年级、专

学院物电姓名Jason.P学号

业、班

实验课程名称EDA技术实验成绩

指导

实验项目名称设计含异步清零和同步时钟使能的加法计数器

教师

一、实验目的：

学习计数器的设计、仿真和硬件测试，进一步熟悉VerilogHDL设计技术。

二、实验内容：

含异步清0和同步时钟使能的4位加法器

（1）实验原理：

上图是一含计数使能、异步复位的4位加法计数器，书中例3-15是其VerilogHDL描述。由图2-1所示，图中间是4位锁存器；rst是异

步清信号，高电平有效；clk是锁存信号；D[3：0]是4位数据输入端。当ENA为‘1’时，多路选择器将加1器的输出值加载于锁存器的数据

端；当ENA为‘0’时保持上一次的输出。

（2）实验步骤：

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（2）-1按照发给大家的文件“QuartusII9.0基本设计流程-VerilogHDL.ppt”所讲述的步骤，在QuartusII上对例3-15（第四版）（第

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五版p124例5-15）进行编辑、编译、综合、适配、仿真。说明例2-1各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真

波形。

（2）-2引脚锁定以及硬件下载测试：

若目标器件是EP3C40Q240C8N，建议选实验电路模式5，用键8（PIO7）控制RST；用键7控制ENA；计数溢出COUT接发光管D8；OUTY是

计数输出接数码1；时钟CLK接clock2，通过跳线选择4Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实

验报告。

三、实验HDL描述：

moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA)

inputCLK,EN,RST,LOAD;//定义输入信号

input[3:0]DATA;//定义4位的并行加载数据DATA

output[3:0]DOUT;//定义4位的计数输出数据DOUT

outputCOUT;//定义进位输出信号COUT

reg[3:0]Q1;//定义4位的寄存器型中间变量Q1

regCOUT;

assignDOUT=Q1;//将内部寄存器的计数结果输出至DOUT

always@(posedgeCLKornegedgeRST)//时序过程

begin

if(!RST)Q1=0;//RST=0时，对内部寄存器单元异步清0

elseif(EN)

begin//同步使能EN=1，则允许加载或计数

if(!LOAD)Q1=DATA;//