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锁相环电路设计

PLL(锁相环)电路原理及设计

在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比拟。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。

一PLL(锁相环)电路的根本构成

PLL(锁相环)电路的概要

图1所示的为PLL(锁相环)电路的根本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。

此一电路的中心为相位此较器。相位比拟器可以将基准信号与VCO(VoltageControlledOscillator……电压控制振荡器)的相位比拟。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。

(将VCO的振荡频率与基准频率比拟，利用反应电路的控制，使两者的频率为一致。)

利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。

PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。

只要是基准频率的整数倍，便可以得到各种频率的输出。

从图1的PLL(锁相环)根本构成中，可以知道其是由VCO，相位比拟器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。

在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比拟器的输出PD会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。

(此为利用脉波的边缘做二个信号的比拟。如果有相位差存在时，便会产生正或负的脉波输出。)

此一PD脉波信号经过回路滤波器(LoopFilter)的积分，便可以得到直流电压VR，可以控制VCO电路。

由于控制电压vr的变化，VCO振荡频率会提高。结果使得fr=f。在f与f的相位成为一致时，PD端子会成为高阻抗状态，使PLL(锁相环)被锁栓(Lock)。

相位比拟器的工作原理

此所说明的相位比拟器为相位．频率比拟器(PFC：Phase-FrequencyComparator)之型式，后述之LSIMC145163P便内藏有此一电路。

此一型式的相位此较器并非只做相位的比拟，也即是，并非只做之比拟，在频率f不同的场合，也可以做为频率比拟器工作原理。

所谓相位差利时△与时间t的关系为

在只做相位检出的场合，例如，可能分辨不出是延迟300°或前进60°。可是，在相位-频率比拟器中，如果frgt;fo那么被视为是相位延迟。

回路滤波器的选择方法

回路滤波器的时间常数与PLL(锁相环)控制的良否有很大的关系。其详细的计算方法虽然不在此说明，但是，基准频率fr为l0kHz时，输往回路滤波器的脉波周期为0.1mS。

为了保持电压值VR而增大回路滤波器的时间常数时，便无法追踪VCO的振荡频率的变化。如果时间常数太小时，会在VR上出现涟波，使PLL(锁相环)的稳定度恶化。

因此，根据经验，回路滤波器的时间常数，选择大约为基准频率的周期(1/fr)的数百倍。在此选择约为数十mS。

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锁相环是一种控制晶振使其相对于参考信号保持恒定相位的电路，在数字通信系统中使用比拟广泛。目前微处理器或DSP集成的片上锁相环，主要作用那么是通过软件实时地配置片上外设时钟，提高系统的灵活性和可靠性。此外，由于采用软件可编程锁相环，所设计的系统处理器外部允许较低的工作频率，而片内经过锁相环微处理器提供较高的系统时钟。这种设计可以有效地降低系统对外部时钟的依赖和电磁干扰，提高系统启动和运行的可靠性，降低系统对硬件的设计要求。

TMS320F28l2处理器的片上晶振和锁相环模块为内核及外设提供时钟信号，并且控制器件的低功耗工作模式。片上晶振模块允许使用2种方式为器件提供时钟，即采用内部振荡器或外部时钟源。如果使用内部振荡器，必须在XI/XCLKIN和X2这两个引脚之间连接一个石英晶体，一般选用30MHz。如果采用