Verilog HDL数字集成电路设计原理与应用（第三版）课件 第2章 Verilog HDL基础知识.pptx

2.1VerilogHDL的语言要素

2.2模块

2.3端口;2.1VerilogHDL的语言要素;2.1.1符号

1．空白符

空白符包括空格符(\b)、制表符(\t)、换行符和换页符。空白符使代码看起来结构清晰，阅读起来更方便。在编译和综合时，空白符被忽略。

VerilogHDL程序可以不分行，也可以加入空白符采用多行编写。

2.注释符

VerilogHDL中允许插入注释，表明程序代码功能、修改、版本等信息，以增强程序的可读性和帮助管理文档。VerilogHDL中有以下两种形式的注释：

(1)单行注释。单行注释以“//”开始，VerilogHDL忽略从此处到行尾的内容。

(2)多行注释。多行注释以“/*”开始，到“*/”结束，VerilogHDL忽略其中的注释内容。

需要注意的是，多行注释不允许嵌套，但是单行注释可以嵌套在多行注释中。;3.标识符和转义标识符

在VerilogHDL中，标识符(Identifier)被用来命名信号、模块、参数等，它可以是任意一组字母、数字、$符号和_(下画线)符号的组合。应该注意的是，标识符的字母区分大小写，并且第一个字符必须是字母或者下画线。

为了使用标识符集合以外的字符或标号，VerilogHDL规定了转义标识符(EscapedIdentifier)。采用转义标识符，可以在一条标识符中包含任何可打印的字符。转义标识符以“\”(反斜线)符号开头，以空白结尾(空白可以是一个空格、一个制表字符或换行符)。

4.关键字

VerilogHDL内部已经使用的词称为关键字或保留字，它是VerilogHDL内部的专用词，是事先定义好的确认符，用来组织语言结构。用户不能随便使用这些关键字。需注意的是，所有关键字都是小写的。例如，ALWAYS不是关键字，它只是标识符，与always(关键字)是不同的。表2.1-1所示为VerilogHDL中的常用关键字。;5.数值

VerilogHDL中有四种基本的逻辑数值状态[0、1、x(X)、z(Z)]，用数字或字符表达数字电路中传送的逻辑状态和存储信息。其中，x和z都不区分大小写，也就是说，0x1z与0X1Z是等同的。VerilogHDL中的四值电平逻辑如表2.1-2所示。;在数值中，下画线符号“_”除了不能放于数值的首位外，可以随意用在整型数与实型数中，它们对数值大小没有任何改变，只是为了提高可读性。例如，16b1011000110001100和16b1011_0001_1000_1100的数值大小是相同的，只是后一种表达方式的可读性更强。

1)整数及其表示

VerilogHDL中的整数可以是二进制(b或B)、八进制(o或O)、十进制(d或D)、十六进制(h或H)，其基数符号与可以采用的数字字符集如表2.1-3所示。

整数的表示形式如下：

+/-sizebase_formatnumber

其中：“+/-”是正数和负数标识；

size指换算后的二进制数的宽度；“??”为基

数格式表示的固有字符，该字符不能缺省，否则为非法表示形式；base_format是其基数符号；number是可以使用的数字字符集，形式上是相应进制格式下的一串数值。;使用整数时需要注意的是：

(1)较长的数之间可以用下画线来分开，目的是提高可读性，下画线本身没有意义，如16b1110_1011_0011_1010，但下画线符号不能用作首字符。

(2)当数字没有说明位宽时，默认为32位。

(3)?x或z在二进制中代表1位x或z，在八进制中代表3位x或z，在十六进制中代表4位x或z，其代表的宽度取决于所用的进制。

(4)若没有定义一个整数的位宽，其宽度为相应值中定义的位数。

(5)若定义的位宽比实际数的位数大，则在左边用0补齐。但如果数的最左边一位为x或z，就相应地用x或z在左边补齐。如果定义的位宽比实际数的位宽小，那么最左边的位被截断。

(6)?“?”是高阻态z的另一种表示符号。在数字的表示中，字符“?”和Z或z是等价的，可互相替代。

(7)整数可以带正、负号，并且正、负号应写在最左边。负数表示为二进制的补码形式。;(8)如果位宽和进制都缺省，则代表十进制数。例如：-15代表十进制数?-15。

(9)数字中不能有空格，但在表示进制的字母两侧可以有空格。

2)实数及其表示

实数有以下两种表示方法：

(1)十进制表示法。采用十进制格式，小数点两边必须都有数字，否则为非法的表示形式。

(2)科学记数法。VerilogHDL还定义了实数转换为整数的方法，实数通过四舍五入转换为最相近的整数。

3)字符串及其表示

字符串是指用双引号括起来的字符序列，它必须包含在同一行中，不能分行书写。若字符串用作VerilogHDL表达