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EDA技术与VHDL

(第二版);process(s0,s1,a,b,c,d)begin

ifs0=0ands1=0then

y=a;

elsifs0=1ands1=0then

y=b;

elsifs0=0ands1=1then

y=c;

else

y=d;

endif;

endprocess;;architecturehdlarchofmux41is

signalstmp:std_logic_vector(1downto0);

Begin

stmp=s1s0;

process(s0,s1,a,b,c,d)begin

casestmpis

when00=y=a;

when01=y=b;

when10=y=c;

whenothers=y=d;

endcase;

endprocess;

;3-3.图3-18所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。;Libraryieee;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYVOTEIS

PORT(a1,a2,a3,s0,s1:INSTD_LOGIC;

?outy:?out?std_logic);

ENDVOTE;;3-4.给出1位全减器的VHDL描述。要求：

(1)首先设计1位半减器，然后用例化语句将它们连接起来，图3-20中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。

(2)以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是x–y-sun_in=diffr)。;libraryieee;

useieee.std_logic_1164.all;

entityh_suberis

port(x,y:instd_logic;

diff,s_out:outstd_logic);

endentity;

architecturehdlarchofh_suberis

begin

process(x,y)begin

diff=xxory;

s_out=(notx)andy;

endprocess;

endhdlarch;;LIBRARYieee;

USEieee.std_logic_1164.all;

ENTITYsuberIS--1位全减器

port(x,y:INSTD_LOGIC;

sub_in:INSTD_LOGIC;

diffr:OUTSTD_LOGIC;

sub_out:OUTSTD_LOGIC);

ENDsuber;;LIBRARYieee;

USEieee.std_logic_1164.all;

ENTITYsub8IS

port(a，b:INstd_logic_vector(7downto0);

sin:INSTD_LOGIC;

sout:OUTSTD_LOGIC;

c:OUTstd_logic_vector(7downto0));

ENDsub8;

ARCHITECTUREhdlarchOFsub8IS

componentsuber

PORT(x:INSTD_LOGIC;

y:INSTD_LOGIC;

sub_in:INSTD_LOGIC;

diffr:OUTSTD_LOGIC;

sub_out:OUTSTD_LOGIC);

endcomponent;;3-5.图3-33是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。;libraryieee;

useieee.std_logic_1164.all;

entityDFF1is

port(CL,CLK0:instd_logic;

out1:outstd_logic);

e