《FPGA数字信号处理设计流程》课件第6章.ppt

不难发现，当输入信号发生频率或相位有跳变时鉴相器输出的相位差信号也会变化，数字滤波器的输出控制信号以及数字振荡器的输出信号周期也会随之改变，因此两个采样器的采样率是随输入信号而改变的，最终达到与输入信号同频率即信号频率锁定。图6.4.1时延数字正切锁相环结构图在FPGA实现数字正切锁相环时，首先需要将模拟模块Hilbert转换器用一个时延环节替换，其余部分保持不变，因此称此锁相环为时延数字正切锁相环(Time-delayDigitalTanlockLoop,TDTL)，得到如图6.4.2所示结构图。图6.4.2时延数字正切锁相环结构图6.4.1零阶时延数字正切锁相环

打开实例“TDTL_zero_order.mdl”，位于“C:\SG\example\TDTL\”路径下。本例实现一个零阶时延数字正切锁相环，如图6.4.3所示。图6.4.3零阶时延数字正切锁相环Simulink仿真结果图由图6.4.3可见，用CORDICATAN模块计算arctan[x(k)/y(k)]，以实现鉴相器；以两个带使能端的寄存器实现采样器；用一个时延环节实现90°相位的延迟。系统时钟为50MHz，要求锁定的输入信号为以200kHz正弦信号，并在0.0002秒时跳变到220kHz的正弦信号。因此选择延迟量为62(≈50MHz/200kHz×4)个时钟周期。滤波器的结构如图6.4.4所示。图6.4.4零阶滤波器结构图此实例实现的是一个零阶的时延数字正切锁相环，因此滤波器仅仅是一个比例环节，为图6.4.4中的CMult模块，其后续几个模块用于根据输入信号给出输出信号的频率偏置，保证该锁相环能正确锁定信号。

数控振荡器的结构图如图6.4.5所示。图6.4.5数控振荡器结构图数控振荡器根据滤波器给出的控制量输出相应频率的信号，用之前介绍的DDS模块实现，根据6.1.2节的分析，系统时钟频率为50MHz，输入信号的整数位为13，且要求锁定的信号频率在200kHz左右，因此频率偏置量为33(≈200kHz×213/50MHz)。由于数控振荡器的输出需要用来触发两个寄存器，因此需要将DDS模块输出的正弦信号转变成同频率的脉冲信号，需要添加相关逻辑模块。图中sin端输出正弦信号，sync端输出用于实现采样器功能的寄存器的使能信号。完成仿真后得到如图6.4.6所示仿真结果。图6.4.6零阶时延数字正切锁相环仿真结果数控振荡器根据滤波器给出的控制量输出相应频率的信号，用之前介绍的DDS模块实现，根据6.1.2节的分析，系统时钟频率为50MHz，输入信号的整数位为13，且要求锁定的信号频率在200kHz左右，因此频率偏置量为33(≈200kHz×213/50MHz)。由于数控振荡器的输出需要用来触发两个寄存器，因此需要将DDS模块输出的正弦信号转变成同频率的脉冲信号，需要添加相关逻辑模块。图中sin端输出正弦信号，sync端输出用于实现采样器功能的寄存器的使能信号。完成仿真后得到如图6.4.6所示仿真结果。6.4.2一阶时延数字正切锁相环

打开实例“TDTL_first_order.mdl”，位于“C:\SG\example\TDTL\”路径下。本例实现一个一阶的时延数字正切锁相环，如图6.4.7所示。图6.4.7一阶时延数字正切锁相环Simulink仿真结构图图6.4.8一阶滤波器结构图图6.4.9一阶时延数字正切锁相环仿真结果 6.5本章小结

本章对四个典型应用实例的原理及实现方法进行了详细分析，并采用不同的方法在SystemGenerator中搭建系统模型，然后对仿真结果及综合后资源占用情况进行比较分析。同一个应用实例的不同设计方法所占用的资源情况以表格的形式给出，结合实例给出的仿真结果分析，读者可以很直观地体会到SystemGenerator设计中不同设计方法对资源占用的影响。

对于本章的实例，建议有兴趣的读者自己动手搭建出相关模型，这样你对SystemGenerator设计流程会有更深刻的理解。对比转置4抽头的FIR滤波器，转置4抽头的FIR滤波器的变换结构在其基础上增加了四个延时单元。采用同样的方法进行分析，通过乘法器的数据位宽为8比特，则由乘法器直接进入的四个延时单元的触发器的个数均为8个，另外三个延时单元的触发器个数分别为触发器的个数，即分别为8、9、10，因此总个数从原有的24个增加到52个。

在处理速度上面，转置4抽头的FIR滤波器的变换结构比转置4抽头的FIR滤波器有了很大的提高。分析两种结构的最长路径即可发现，在转置FI