数字电子技术项目教程 课件 项目2 病员呼叫数码显示电路的设计与制作.pptx

任务2.1加法器和数值比较器

任务2.2编码器

任务2.3译码器

任务2.4病员呼叫数码显示电路设计与仿真

任务2.5数据选择器

任务2.6仿真实验:用译码器和数据选择器产生逻辑函数;任务2.1加法器和数值比较器;2.1.1加法器

1.半加器

半加器是只考虑两个1位二进制数相加,而不考虑来自低位进位数相加的运算电路。

半加器的真值表如表21所示,表中A和B分别为被加数和加数输入,S为本位和输出,C为向相邻高位的进位输出。

由真值表可直接写出输出逻辑函数表达式为

由式(2-1)可看出,半加器由一个异或门和一个与门组成,半加器逻辑图及逻辑符号如图2-1所示。;2.全加器

将两个多位二进制数相加时,除考虑本位两个二进制数相加外,还考虑相邻低位来的进位数相加的运算电路,称为全加器。全加器的真值表如表2-2所示,表中Ai和Bi分别为被加数和加数输入,Ci-1为相邻低位的进位输入,Si为本位和输出,Ci为该位向相邻高位的进位输出。根据真值表填卡诺图化简,如图2-3所示。

由图23(a)可看出,Si不能化简,得到最简逻辑表达式为

根据式(22)、式(23)画出逻辑图,如图24所示。;另一种方法为由真值表2-2写出Si和Ci的输出逻辑函数表达式,再经变换得

根据式(24)、式(25)画出逻辑图,如图25(a)所示。可以看出用这种方法得到的逻辑图要比图24更简单。全加器逻辑符号如图25(b)所示。;3.多位加法器

实现多位加法运算的电路称为多位加法器。按照进位方式的不同,多位加法器又分为串行进位加法器和超前进位加法器。

1)串行进位加法器

图2-7所示是4位串行进位加法器,从图中可见,两个4位相加数A3A2A1A0和B3B2B1B0的各位同时送到相应全加器的输入端,进位数串行传送,其低位进位输出端依次连至相邻高位的进位输入端,最低位进位输入端Ci-1接地。因此,高位数的相加必须等到低位运算完成后才能进行,这种进位方式称为串行进位,运算速度较慢。;2)超前进位加法器

为了提高速度,可采用超前进位加法器。它是在进行加法运算时,各位全加器的进位信号由输入二进制数直接产生,各位运算并行进行,所以运算速度快。下面介绍集成4位超前进位二进制加法器74LS283。

图28是集成4位超前进位二进制加???器74LS283的引脚图和逻辑符号。该电路中只要在两组二进制数输入端A3~A0和B3~B0分别接上4位二进制的被加数和加数,并将进位输入端C1接地,则在和数输出端S3、S2、S1、S0可得到两个4位二进制数的和数,以及在进位输出端CO得到向高位的进位。;若要进行两个8位二进制数的加法运算,可用两片74LS283,其电路如图29所示。电路连接时,将低四位集成芯片(1)的CI接地,低四位的CO进位接到高四位芯片(2)的CI端。两个二进制数A、B分别从低位到高位依次接到相应的输入端,最后的运算结果为C7S7S6S5S4S3S2S1S0。

加法器除可进行二进制数的算术运算外,还可用来实现组合逻辑函数。;2.1.2数值比较器

用于比较两个数的大小或是否相等的电路,称为数值比较器。

1.1位数值比较器

1位数值比较器的功能是比较两个1位二进制数A和B的大小,比较结果有三种情况,即AB、AB、A=B,比较结果分别用Y(AB)、Y(AB)和Y(A=B)表示。设当AB时,Y(AB)=1;AB时,Y(AB)=1;A=B时,Y(A=B)=1。由此可列出真值表如表23所示。根据表23可写出逻辑函数表达式为

由式(26)可画出逻辑图如图211所示。;2.多位数值比较器

1位数值比较器只能对两个1位二进制数进行比较,而实用的比较器一般是多位的,如两个4位二进制数A=A3A2A1A0和B=B3B2B1B0进行比较时,则需从最高位开始逐步向低位进行比较,只有在高位数相等时,才要进行低位数的比较。当比较到某一位数值不相等时,其结果便为两个4位数的比较结果。若A3B3,则AB;若A3B3,则AB;若A3=B3,则需比较次高位。若次高位A2B2,则AB;若A2B2,则AB;若A2=B2,则再去比较A1和B1。依次类推,直至比较出结果为止。

;任务2.2编码器;2.2.1二进制编码器

将2n个编码信号转换为n位二进制代码输出的电路,称为二进制编码器。普通编码器任何时刻只允许输入一个有效编码信号,否则输出将发生混乱。现以图214所示的3位二进制编码器为例说明编码器的工作原理。

图214中输入的编码信号有8个,分别为I0~I7(图214中I0省略没有画出),高电平1有效;输出二进制代码为3位,分别为Y2、Y1、Y0。由图214可