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《与器件介绍》
一、IC、IC74LS244
12
引脚说明：
2、4、6、8、11、13、15、17脚：1A1～1A4、2A1～2A4为缓冲器信号输入端；
3、5、7、9、12、14、16、18脚：1Y1～IY4、2Y1～2Y4为缓冲器信号输出端；
1、19脚：三态允许端（低电平有效）；
10脚：GND接地端；
20脚：V接5V电源。
CC
二、ICGAL16V8
4
1脚：CLK时钟输入端；
2～9脚：IN0～IN7信号8个输入端；
10脚：GND接地端；
11脚：I/OE输入/使能端；
12～19脚：I/O0～I/O7信号8个输入/输出端口；
20脚：V电源5V端口。
CC
三、IC27C64
5
1脚：V程序写入电压；
PP
2～10，21，23～25脚：A0～A12编码信号输入端；
11～13，15～19脚：D0～D7信号输出端；
14脚：V接地；
SS
20脚：CE，撤能端，输入允许信号，有效。
22脚：OE，使能端，输入允许信号，有效。
26脚：NC，悬空；
27脚：PGM，程序执能端；
28脚：V接5V电源。
CC
四、IC6DAC0832是8分辨率的D/A转换集成
4～7，13～16脚：D0～D7是8位数据输入线，TTL电平，有效时间应大于
90ns；
19脚：ILE，数据锁存允许控制信号输入线，有效；
1脚：CS，片选信号输入线（选通数据锁存器），低电平有效；
2脚：WR1，数据锁存器写选通输入线，负脉冲（脉宽应大于500ns）有
效。由ILE、CS、WR1的逻辑组合产生LE1，当LE1为时，数据锁
存器状
态随输入数据线变换，LE1的负跳变时将输入数据锁存；
17脚：XFER，数据传输控制信号输入线，低电平有效，负脉冲（脉宽应大
于500ns）有效；
18脚：WR2，DAC寄存器选通输入线，负脉冲（脉宽应大于500ns）有效。
由WR2、XFER的逻辑组合产生LE2，当LE2为
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