基于UVM的SATA传输层加解密验证.pdfVIP

中原工学院硕士学位论文

摘要

SoC

随着集成电路技术不断向规模化、专业化与集成化的方向上发展，芯片的设

IP

计越来越复杂，集成到芯片上的也越来越多，使得开发周期中验证的占比不断提高。

同时，针对后续版图、芯片流片的高昂成本以及芯片设计缺陷的零容忍等情况，对芯

片的验证技术提出了更高的要求。而基于传统方法搭建的验证平台，一方面在面向更

为复杂的设计时因其自动化程度低，需要给予更多的定向激励测试来满足覆盖率的达

标要求，导致了验证周期的延长；另一方面在验证结构上，层次不清晰与复用性差的

问题也随之暴露出来。因此为能够有效缩短验证的周期，提升验证的质量，就显得尤

UVMConfigFactoryPhase

为重要。新的验证方法学中随机种子、机制、自有工厂类和

IP

机制将验证组件层次化、信息配置简易化，同时再结合验证的使用，极大地提升芯

片验证的效率。

本文的主要工作是为确保高性能安全存储芯片中的SATA传输层加解密模块的正

常运行，通过对UVM验证方法学、验证IP、SATA协议的研究与学习，结合验证IP

搭建了基于UVM验证方法学的SATA传输层加解密验证平台并进行仿真验证。具体

工作如下：

1.通过对SATA协议的研究，梳理了整体SATA各层的功能、8种常用帧、数据

传输交互以及各寄存器的配置，然后聚焦于传输层，分析传输层两侧端口作用、各模

IPUVM

块功能以及加解密设计，并结合验证设计了基于验证方法学的验证平台。

2.在搭建验证平台中，考虑到加解密模块的耗时性以及边界测试中出现数据溢出

的可能性，采用UVM中Analysis-TLM-FIFO机制来缓存数据。此外在寄存器方面，

由于寄存器数量众多、不同寄存器中各域对应功能复杂等原因，导致了寄存器模型编

写出现耗时、各域易于遗漏以及后期维护困难等问题，采用更为简洁的Python语言开

发脚本用于自动化生成，来进一步提高验证效率。

最终对待测设计DUT的代码覆盖率和功能覆盖率上分别实现了94%、100%的覆

盖，有效地验证了SATA传输层加解密的设计，达到预期验证目标，同时极大地减少

了定向测试的构建，提升了验证的效率，为同类型验证设计提供了参考。

关键词：UVM；验证平台；自动化；覆盖率；SATA协议

I

中原工学院硕士学位论文

Abstract

Withthedevelopmentofintegratedcircuittechnologyinthedirectionofscale,

specializationandintegration,thedesignofSoCchipsisbecomingmoreandmorecomplex,

andmoreandmoreIPisintegratedintothechip,whichmakestheproportionofverification

inthedevelopmentcycleincreaseagain.Atthesametime,inviewofthehighcostof

subsequentlayout,chipflowandzero