eda实验报告初级计时器.pdfVIP

1.概述：

设计FPGA逻辑，使用DEO实验板上的七段数码管HEX3~HEXO,实现一个

计数50分0秒~59分59秒的计数器。其中,HEX3~HEX2显示计数器的分钟数

值,HEX)0显示计数器的秒数值。计数器通过Button2对计数值进行。

硬件基于友晶公司DE0实验板，逻辑开发基于Altera公司的QuartusII

13.1开发工具，逻辑仿真均使用Mentor公司的-Altera13.1仿真

工具

2.实现原理

为了完成实验的基本要求，整个系统应该由分频器、计时器计数器(秒个

位模十计数器、秒十位模六计数器、分个位模十计数器、分十位模六计数器)

及七段数码管显示转换器逻辑电路构成。

3.实现方法

分频器模块

其作用为当计数器计数到模值时，对计分频器实际上是一个具有某个模

值的计数器，数器资存器进行清李操作，并对输出时钟寄存器进行翻转操作。

分频器的模值计算为分频器模值=系统时钟频率1期望输出时钟频率

(3-)当分频望输出频率为1Hz时，分频器模值为299999DE0开发板上的系

统时钟频率为50MH2)。值得注意的是，为了保证分频器正常工作，计数器寄存

器所能表示的最大值必须大于分频器模值。分频器产生的频率越低，计数器寄存

器所需的位数越多。这里计数器寄存器的位数设定为32位，这时计数器

寄存器可表示的最大数值为232-1=1294967295299999，能够满足分频器输出

1Hz的要求。

计时器计数器模块

本设计中所使用的计数器与流水灯实验中所使用的计数器具有相似的逻辑

结构，有不同的是，该计数器的模值可根据需要进行设定。为了采用全局时钟对

计数器进行驱动这里需要加入计数进位输入信号(相当于计数使能信号)，只有当

信号为时，计数才可进行计数操作，否则计数器处于保持状态。

七段数码管显示转换器模块

七段数码管显示转换器实质上是一个对计时器计数器输出计数值与七段数

码管显果进行转换的逻辑，这里设计一个采用case结构的组合逻辑电路。由于

DEO开发板上数码管的电路连接方式为共阳极结构，因此点亮某个数码管的字段，

逻辑上就是将与数码管字段相连接的FPGA引脚设置为低电平，在逻辑设计语言

中就是对输出信号的赋值0。由于本逻辑与流水灯实验LED显示转换器逻辑具有

很高的相似性。

顶层逻辑模块

由于分频器给出的秒触发信号及各个计数器给出的进位输出信号相对于系

统时钟均有较宽的脉冲宽度，而计数器的进位输入信号以电平形式使能，为了保

证计数器正常工1在将秒触发信号及各个计数器的进位输出信号输入到计数器

模块前，需要对其进行适当处理。

4.实现过程

分频器模块:

libraryIEEE;

useIEEE.std_logic_1164.all;

useIEEE.std_logic_arith.all;

useIEEE.std_logic_unsigned.all;

entityFREQUENCY_DIVIDERis

generic(

sys_clk_fre_value:INTEGER:=

div_clk_fre_value:INTEGER:=5000

);

port(

i_sys_clk:inSTD_LOGIC;

i_sys_rst:inSTD_LOGIC;

o_div_clk:outSTD_LOGIC

);